浙江科技大学：《可编程器件EDA技术与实践》课程教学课件（讲稿）第4章 HDL语言入门

第4章HDL语言入门硬件描述语言（HardwareDescriptionLanguageHDL)是电子系统硬件行为描述、结构描述、数据流描述的一种语言。VHDL是由美国国防部支持的一项研究计划，创建于1983年：1987年VHDL成为IEEE标准，即IEEE1076标准；经过多次修改补充，有IEEE1164标准、1076.3标准、1076.4标准和1076.6标准；·VerilogHDL语言最初是于1983年由GatewayDesignAutomation公司为其模拟器产品开发的硬件建模语言：Verilog语言宇1995年成为IEEE标准，称为1EEEStd1364-9995；2001年又发布了VerilogHDL1363-2001标准；随即在2005年又发布了SystemVerilog1800-2005标准，这一系列标准的制定使得Verilog语言在综合、仿真、验证及IP重用等方面有很大幅度的提高

第4章 HDL语言入门 • 硬件描述语言(Hardware Description Language， HDL)是电子系统硬件行为描述、结构描述、数据流 描述的一种语言。 • VHDL是由美国国防部支持的一项研究计划,创建于 1983年；1987年VHDL成为IEEE标准，即IEEE1076 标准；经过多次修改补充，有IEEE1164标准、 1076.3标准、1076.4标准和1076.6标准; • Verilog HDL语言最初是于1983年由Gateway Design Automation公司为其模拟器产品开发的硬件 建模语言。Verilog 语言于1995年成为IEEE标准，称 为IEEE Std 1364－1995；2001年又发布了Verilog HDL1363-2001标准；随即在2005 System Verilog 1800-2005标准，这一系列标准的制 定使得Verilog语言在综合、仿真、验证及IP重用等 方面有很大幅度的提高

VHDL程序基本结构例：一个2输入的与门的逻辑描述-库说明语句LIBRARYieee;USEieee.std logic 1164.ALL;一程序包说明语句ENTITY and21SPORT(a,b: IN STD LOGIC;实体部分: OUT STD LOGIC);yEND and2;ARCHITECTURE and2x OF and2 ISBEGIN结构体部分y<=a AND b;ENDand2x;

VHDL程序基本结构 例: 一个2输入的与门的逻辑描述 LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY and2 IS PORT(a,b : IN STD_LOGIC; y : OUT STD_LOGIC); END and2; ARCHITECTURE and2x OF and2 IS BEGIN y<=a AND b; END and2x; -库说明语句 -程序包说明语句 实体部分 结构体部分

实体部分描述设计系统的外部接口信号实体（即输入/输出信号）(Entity)结构体用于描述结构体(Architecture）系统的内部电路一个完整的配置配置用于从库中选取ConfigurationVHDL程序所需元件安装到设计包集合单元的实体中(Package)库包集合存放各设计模(Library)块能共享的数据类型常数、子程序等库用于存放已编译的实体、结构体、包集合和配置

VHDL设计文件的 两个基本组成部分 实体 （Entity） 结构体 （Architecture） 配置 （Configuration） 包集合 （Package） 库 （Library） 一个完整的 VHDL程序 库 用于存放已编译的实体、 结构体、包集合和配置 实体部分描述设计系 统的外部接口信号 （即输入/输出信号） 结构体用于描述 系统的内部电路 配置用于从库中选取 所需元件安装到设计 单元的实体中 包集合存放各设计模 块能共享的数据类型、 常数、子程序等

一、实体说明ENTITY例：四位加法器实体程序ENTITYadd4ISPORT(a, b: IN STD LOGIC VECTOR(3 downto O);Ci: IN STD LOGIC:Sum: OUT STD LOGIC VECTOR(3 downto O);Co: OUT STD LOGIC);ENDadd4;a[3..0]Sum[3..0]b[3..0]add4CiCO

一、实体说明（ ENTITY） 例：四位加法器实体程序 ENTITY add4 IS PORT(a, b: IN STD_LOGIC_VECTOR(3 downto 0); Ci: IN STD_LOGIC; Sum: OUT STD_LOGIC_VECTOR(3 downto 0); Co: OUT STD_LOGIC); END add4; add4 a[3.0] b[3.0] Sum[3.0] Ci Co

结构体CARCHITECTURE二、ARCHITECTURE 结构体名OF实体名IS【结构体说明部分]BEGIN[并发处理语句]END 结构体名；结构体说明是指对结构体需要使用的信号、常数、数据类型、函数进行定义和说明。并发处理语句位于BEGIN和END之间，具体地描述了构造体的行为。并发处理语句是功能描述的核心部分，也是变化最丰富的部分。并发语句是同时执行的，与排列顺序无关

二、 结构体（ARCHITECTURE ） ARCHITECTURE 结构体名 OF 实体名 IS [结构体说明部分]; BEGIN [并发处理语句]； END 结构体名；  结构体说明是指对结构体需要使用的信号、常数、数 据类 型、函数进行定义和说明。  并发处理语句位于BEGIN和END之间，具体地描述了 构造体的行为。并发处理语句是功能描述的核心部分，也 是变化最丰富的部分。并发语句是同时执行的，与排列顺 序无关

例：D触发器的构造体设计ARCHITECTURErtLOFdffISBEGINPROCESS (clk)BEGINIF (clk'event and clk='1')THENq<=d;ENDIF:ENDPROCESS:END rtl;

ARCHITECTURE rtl OF dff IS BEGIN PROCESS (clk) BEGIN IF (clk'event and clk='1') THEN q<=d; END IF; END PROCESS ; END rtl; 例：D触发器的构造体设计

VHDL的语言元素：包括标识符（由字母、数字以及下划线组成）、数据对象（常量、变量和信号）、数据类型（整型数、位、位矢量、布尔量、字符、字符串。。。）、运算符与操作符（算术、关系、逻辑、并置）、属性（数值类、函数类、信号类、类型类和范围类）;VHDL的基本描述语句：包括顺序描述语句和并发描述语句

VHDL的语言元素：包括标识符（由字母、 数字以及下划线组成）、 数据对象（常 量、变量 和信号）、数据类型（整型数 、位、位矢量、布尔量、字符、字符串 。）、运算符与操作符（算术、关 系、逻辑、并置）、属性（数值类、函 数类、信号类、类型类和范围类）； VHDL的基本描述语句：包括顺序描述语句 和并发描述语句

顺序描述语句·信号代入语句顺序描述语句用在进程变量赋值语句（PROCESS）或子程序中WAIT语句用来定义进程或子程序的IF语句行为。CASE语句LOOP语句顺序描述语句的特点：每NEXTi语句一条语句的执行（指仿真EXIT语句执行）都是按语句排列的RETURN语句次序执行的。NULL语句

顺序描述语句 • 信号代入语句 • 变量赋值语句 • WAIT语句 • IF语句 • CASE语句 • LOOP语句 • NEXT语句 • EXIT语句 • RETURN语句 • NULL语句 顺序描述语句 用在进程 （PROCESS）或子程序中， 用来定义进程或子程序的 行为 。 顺序描述语句的特点 ：每 一条语句的执行（指仿真 执行）都是按语句排列的 次序执行的

并发描述语句并发语句有多种语句格式，它们在结构体中的执行是同步进行的，或者说是并行运行的；其执行方式与书写顺序无关。在执行中，并发语句之间可以有信息往来也可以是互为独立、互不相关、异步运行。每一并发语句内部的语句运行方式可以不同，即有并行执行方式（如块语句）和顺序执行方式（如进程语句）

并发描述语句 并发语句有多种语句格式，它们在结构体 中的执行是同步进行的，或者说是并行运 行的；其执行方式与书写顺序无关。 在执行中，并发语句之间可以有信息往来 ，也可以是互为独立、互不相关、异步运 行 。  每一并发语句内部的语句运行方式可以不 同，即有并行执行方式（如块语句）和顺 序执行方式（如进程语句）

并发语句主要包括：进程语句ProcessBLOCK语句并发代入语句条件代入语句选择信号语句ASSERT语句COMPONENT语句GENERATE语句

并发语句主要包括：  进程语句Process  BLOCK语句  并发代入语句  条件代入语句  选择信号语句  ASSERT语句  COMPONENT语句  GENERATE语句