《通信集成电路设计》课程教学课件（PPT讲稿）第三章 常用Verilog语法之一

内容提要T3.1模块结构OTONG3.2数据类型2025/12/3

2025/12/3 2 内容提要 ❖3.1 模块结构 ❖3.2 数据类型

3.1模块结构TNOTONGVerilog的基本设计单元是“模块”（block）。一个模块是由两部分组成的：一）描述接口；二）描述逻辑功能，即定义输入是如何影响输出的。下面举例说明：module block (a,b,c,d);Cinput a,b;output c,d;assign c=a Ib;assignd=a&b;endmodule2025/12/3

2025/12/3 3 3.1 模块结构 module block (a,b,c,d); input a,b; output c,d; assign c= a | b ; assign d= a & b; endmodule a b c d Verilog的基本设计单元是“模块”(block)。一个模块是由两部分组成 的：一）描述接口；二）描述逻辑功能，即定义输入是如何影响输出 的。下面举例说明：

3.1模块结构T心端口定义OTONGVO说明内部信号声明心功能定义2025/12/3

2025/12/3 4 3.1 模块结构 ❖端口定义 ❖I/O说明 ❖内部信号声明 ❖功能定义

3.1模块的结构909"ALISTVerilog模块的结构由在module和endmoduleOTONG关键词之间的四个主要部分组成-端口信息：module block1(a,b, c,d厂-输入/输出说明：input+a, b, c;output d ;?-内部信号：wire X;X-功能定义：assign d=alx;Xassignx= (b &~c);endmodule52025/12/3

2025/12/3 5 3.1 模块的结构 ❖Verilog 模块的结构由在module和endmodule ❖ 关键词之间的四个主要部分组成： ❖ - 端口信息： module block1(a, b, c, d ); ❖ - 输入/输出说明 ： input a, b, c ; ❖ output d ; ❖ - 内部信号： wire x; ❖ - 功能定义： assign d = a | x ; ❖ assign x = ( b & ~c ); ❖ endmodule

编写VerilogHDL模块的练习-ALISXTOTONG请在下面的空格中填入适当的符X号使其成为右图的Verilog模块：moduleblock1(a,b,一,一）；-inputX一d,-;Xassign d = al(b&C)assign e = (b&~c);2025/12/3

2025/12/3 6 编写Verilog HDL模块的练习 ❖ 请在下面的空格中填入适当的符 号 ❖ 使其成为右图的Verilog 模块 ： ❖ module block1(a, b, —, —, — ); ❖ input —, —, —; ❖ —— d, — ; ❖ assign d = a | ( b & ~c) ; ❖ assign e = ( b & ~c ); ❖ _ a b c d e

编写VerilogHDL模块的练习1909TOTONG心请在下面的空格中填入适当的符号使其成为右图的Verilog模块：moduleblock1(a,b,C,de);Xinputa, b, C;outputd, e;assign d = al(b &~c);Xassign e =(b&~c);Xendmodule2025/12/3

2025/12/3 7 编写Verilog HDL模块的练习 ❖ 请在下面的空格中填入适当的 符号 ❖ 使其成为右图的Verilog 模 块 ： ❖ module block1(a, b, c , d, e ); ❖ input a, b, c; ❖ output d, e ; ❖ assign d = a | ( b & ~c) ; ❖ assign e = ( b & ~c ); ❖ endmodule a b c d e

T心“与或非”门电路OTONGmoduleAOl(A,B,C,D,F)inputA,B,C,D;output F;wireA,B,C,D,Fassign F=~((A&B)I(C&D));endmodule2025/12/3

2025/12/3 8 ❖“与或非”门电路 module AOI(A,B,C,D,F); input A,B,C,D; output F; wire A,B,C,D,F; assign F= ~((A&B)|(C&D)); endmodule

3.1.1模块的端口定义SALIS大T模块的端口声明了模块的输入输出端口OTONGmodule 模块名（端口1，端口2，端口3，...)>模块的端口表示的是模块的输入输出口名，与别的模块联系端口的标识。>模块引用的问题2025/12/3

2025/12/3 9 3.1.1 模块的端口定义 ❖模块的端口声明了模块的输入输出端口 module 模块名（端口1，端口2，端口3，.); ➢ 模块的端口表示的是模块的输入输出口名，与别 的模块联系端口的标识。 ➢ 模块引用的问题

月（引用）形式模块调用-AL大T支IOTONG由于描述的是具体的硬件X模块调用的基本形式为逻辑，每个模块都表示个具有特定功能的电路块。因此每当它被其它模块模块名调用名（端口名调用时，该模块内部被调表项用的电路块就被复制一次如果在当前模块中多次调用同一个模块，则需要用不同的调用名。VerilogHDL的模块调用和C语言的函数调用相似也存在形参和实参的结合问题。102025/12/3

2025/12/3 10 模块调用（引用）形式 模块调用的基本形式为 ： 模块名 调用名 (端口名 表项) ❖ 由于描述的是具体的硬件 逻辑，每个模块都表示一 个具有特定功能的电路块 。因此每当它被其它模块 调用时，该模块内部被调 用的电路块就被复制一次 。 ❖ 如果在当前模块中多次调 用同一个模块，则需要用 不同的调用名。 ❖ Verilog HDL的模块调用 和C语言的函数调用相似 ，也存在形参和实参的结 合问题

模块调用（引用）方五1909-ALISXTIOTONG模块的调用方式可大致分为两种：位置关联调用方式、端口名关联调用方式，【例】模块调用的例子。moduleha(out1, out2, in1, in2);input in1,in2;output out1, out2;endmodule2025/12/3

2025/12/3 11 模块调用（引用）方式 ❖ 模块的调用方式可大致分为两种：位置关联 调用方式、端口名关联调用方式。 【例】模块调用的例子。 module ha (out1，out2，in1，in2)； input in1，in2； output out1，out2； . endmodule