《数字电路与逻辑设计》课程实验指导（可编程逻辑实验）实验四 组合电路设计（2/2）

实验四组合电路设计（二） 1.实验目的 ● 堂据设计组合罗组申路的方法， ● 通过开发CPLD来实现组合逻辑电路的功能， 2.示例 (1)3线一8线(74138)译码器的设计。 源程序： Library i Entity decoder 3 to 8 is Port(ab.c.gl.gla.g2b:in std_logic. y:out std_logic_vector(7 downto 0)). End. Architecture rtl of decoder 3 to 8 is Begin Signal indata:std logic vector(2 downto 0): Begin Indatayyyv=”11101111” When"101">yyy<="xoxxxoxxx": End case: Else Y<="11111111 End if. End process: End: (②)监视交通信号灯工作状态的逻辑电路的VHDL描述。 取红、黄、绿三盏灯的状态为输入状态，分别用R、Y、G表示，并规定灯亮时为1， 不亮时为0。取故障信号为输出变量，用F表示，并规定正常状态下为0，发生故障时为1

实验四 组合电路设计（二） 1．实验目的 ● 掌握设计组合逻辑电路的方法。 ● 通过开发 CPLD 来实现组合逻辑电路的功能。 2．示例 （1）3 线—8 线（74138）译码器的设计。 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity decoder_3_to_8 is Port(a,b,c,g1,g1a,g2b: in std_logic; y: out std_logic_vector(7 downto 0)); End; Architecture rtl of decoder_3_to_8 is Begin Signal indata: std_logic_vector(2 downto 0); Begin Indatayyyyyyyyy<=”xxxxxxxx”; End case; Else Y<=”11111111”; End if; End process; End; (2) 监视交通信号灯工作状态的逻辑电路的 VHDL 描述。 取红、黄、绿三盏灯的状态为输入状态，分别用 R、Y、G 表示，并规定灯亮时为 1， 不亮时为 0。取故障信号为输出变量，用 F 表示，并规定正常状态下为 0，发生故障时为 1

状态表如表44-1所示 交通信号灯工作态表4-41 F 000 1 001 0 0 0 11 1 00 0 101 1 110 1 111 1 源程序如下： Library icee Use ieee.std_logic_1164.all: Entity hld is Port(R.Y.G:in std_logic F:out std_logic) End; Architecture rtl of hld is Begin Process(R.Y.G) Variable comb:std logic vector(2 downto 0) Begin Comb:=R&Y&G Case comb is When”000=>FFFFFF=1 When"110”-opc='1 When"l1I"->EF<='1', End case; End process, End; (③)一位全加器的设计：加数a、b,低位进位c，本位和1，向高位进位co 方法一：f=a⊕b⊕ci co=a·bta"c1+b·c1 源程序： Library ieee;

状态表如表 4-4-1 所示。 源程序如下： Library ieee; Use ieee.std_logic_1164.all; Entity hld is Port(R,Y,G:in std_logic; F:out std_logic); End; Architecture rtl of hld is Begin Process(R,Y,G) Variable comb:std_logic_vector(2 downto 0); Begin Comb:=R&Y&G; Case comb is When”000”=>FFFFFFFFF<=’1’; End case; End process; End; (3) 一位全加器的设计：加数 a、b，低位进位 ci，本位和 f，向高位进位 co。 方法一：f=a⊕b⊕ci co=a·b+a·ci+b·ci 源程序： Library ieee;

Use ieee.std logic 1164.all: Entity full_adder Port(A,B.Ci:in std_logic; F,Co:out std logic); End Architecture bhv of full adder is signal g.h,ij:std_logic; Begin g<=A xor B; F<=g xor Ci h<=A anc i<=A and Ci j<=B and Ci. Co<=h or ior i: End; 方法一 Library ieee Use ieee.std_logic_1164.all: Use ieee.std_logic_unsigned.all; entity full adder 1 is A.B.Ci:in std_logic F,Co:out std logic); end: architecture bhv of full adder 1 is begin ocess(A b ci IfA=0'and B=0'and Ci=0')then F<=0 Co<=0 elsif(A=0 and B=0 and Ci=1)then Co<=0 elsIf(A=0'and B=1'and Ci=0)then F<=1 Co<=0 elsif(A=and B=I'and Ci=1)then F<=0 Co<=1, elsIf(A='1'and B=0 and Ci=0)then F=1

Use ieee.std_logic_1164.all; Entity full_adder is Port(A,B,Ci:in std_logic; F,Co:out std_logic); End; Architecture bhv of full_adder is signal g,h,i,j:std_logic; Begin g<=A xor B; F<=g xor Ci; h<=A and B; i<=A and Ci; j<=B and Ci; Co<=h or i or j; End; 方法二： Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; entity full_adder_1 is port(A,B,Ci:in std_logic; F,Co:out std_logic); end; architecture bhv of full_adder_1 is begin process(A,B,Ci) Begin If(A='0' and B='0' and Ci='0')then F<='0'; Co<='0'; elsif(A='0' and B='0' and Ci='1')then F<='1'; Co<='0'; elsIf(A='0' and B='1' and Ci='0')then F<='1'; Co<='0'; elsif(A='0' and B='1' and Ci='1')then F<='0'; Co<='1'; elsIf(A='1' and B='0' and Ci='0')then F<='1';

Co<=0 elsif(A=l'and B-0and Ci=1)then F<-0 Co<=1' elslf(A=l'and B=I'and Ci=0)then F<='0: Co<=I F<1 Co<=1 end if. end process (1)设计一个二个2位二进制数相乘电路。 a.要求：写出实验内容的真值表。 b.编写出实现该电路的VHDL程序 : 好的程序下载 CPD芯片里，用发光二极管观察结果。 (2)一位二进制全减器电路设计 a.要求：输入为被减数、减数和来自低位的借位，输出为两数之差和向高位的借位。 b.按照实验内容写出真值表及逻辑表达式。 c.编写出实现该电路的VHDL程序。 d用MAX+plusII进行仿 e.将编写好的程序下载到CPLD芯片里，观察结果。 4.注意事项 (1)电路的编程要根据要求及真值表，要考虑输入所有可能出现的情况，尽量简洁。 (2)仿真信号要包括所有端子的各种情况。 (3)测试信号要包括所有端子的各种情况 5.预习要求 (1)复习有关组合逻辑电路的设计方法，分析其逻辑功能，写出其真值表及逻辑表达 式。 (2)分析输入信号的所有情况，进行记录，便于实验进行验证。 (3)自己绘制激励波形，考虑输入端子的各种情况。 6.实验报告 根据以上的实验内容写出实验报告：包括程序设计、软件编译、仿真分析、硬件测试和 实验过程：设计程序、程序分析报告、仿真波形图及其分析报告

Co<='0'; elsif(A='1' and B='0' and Ci='1')then F<='0'; Co<='1'; elsIf(A='1' and B='1' and Ci='0')then F<='0'; Co<='1'; else F<='1'; Co<='1'; end if; end process; end; 3．实验内容 （1）设计一个二个 2 位二进制数相乘电路。 a. 要求：写出实验内容的真值表。 b. 编写出实现该电路的 VHDL 程序。 c. 用 MAX+plusII 进行仿真。 d. 将编写好的程序下载到 CPLD 芯片里，用发光二极管观察结果。 （2）一位二进制全减器电路设计 a. 要求：输入为被减数、减数和来自低位的借位，输出为两数之差和向高位的借位。 b. 按照实验内容写出真值表及逻辑表达式。 c. 编写出实现该电路的 VHDL 程序。 d. 用 MAX+plusII 进行仿真。 e. 将编写好的程序下载到 CPLD 芯片里，观察结果。 4．注意事项 （1）电路的编程要根据要求及真值表，要考虑输入所有可能出现的情况，尽量简洁。 （2）仿真信号要包括所有端子的各种情况。 （3）测试信号要包括所有端子的各种情况。 5．预习要求 （1）复习有关组合逻辑电路的设计方法，分析其逻辑功能，写出其真值表及逻辑表达 式。 （2）分析输入信号的所有情况，进行记录，便于实验进行验证。 （3）自己绘制激励波形，考虑输入端子的各种情况。 6．实验报告 根据以上的实验内容写出实验报告：包括程序设计、软件编译、仿真分析、硬件测试和 实验过程；设计程序、程序分析报告、仿真波形图及其分析报告