《数字电路与逻辑设计》课程实验指导（实验设计）设计二 数字抢答器的设计

2数字抢答器的设计 2.1二人数字抢答器的设计 一、设计任务：设计一个2人抢答器，采用EPM7128芯片，具体要求如下： (1)两人抢答，先抢为有效，用发光二极管显示是否抢到优先答题权。 (2)每人2位计分显示，答错不加分，答对加10分、20分、30分。 (3)每题结束后，裁判按复位，可重新抢答下一题。 (4)累计加分可由裁判随时清除 二、设计框图： 重新抢答门裁判复位 抢答者1 抢答判断 显示抢答 指示灯 抢答者2 裁判加分 加分电路 显示加分 结果 裁判清零 源程序： library ieee, use ieee.std_logic_1164.all: use ieee.std_logic_signed.all; entity qd is port(il,i2:in bit; reset:in bit g10.g20.g30:in bit clk:in bit; cong:in bit light1,light2:out bit='0 t11:out std_logic_vector(6 downto 0):="0111111" t12:out std_logic_vector(6 downto0):="0111111

2 数字抢答器的设计 2.1 二人数字抢答器的设计 一、设计任务：设计一个 2 人抢答器，采用 EPM7128 芯片，具体要求如下： （1） 两人抢答，先抢为有效，用发光二极管显示是否抢到优先答题权。 （2） 每人 2 位计分显示，答错不加分，答对加 10 分、20 分、30 分。 （3） 每题结束后，裁判按复位，可重新抢答下一题。 （4） 累计加分可由裁判随时清除。 二、设计框图： 源程序： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_signed.all; entity qd is port(i1,i2:in bit; reset:in bit; g10,g20,g30:in bit; clk:in bit; cong:in bit light1, light2:out bit= ’0 ’; t11:out std_logic_vector(6 downto 0):=”0111111”; t12:out std_logic_vector(6 downto 0):=”0111111”; 抢答者 1 抢答者 2 抢答判断 显示抢答 指示灯 重新抢答 裁判复位 裁判加分 裁判清零 加分电路 显示加分 结果

t21:out std_logic_vector(6 downto 0):="0111111" t22:out std_logic_vector(6 downto 0):="0111111") end ad: architecture stru ofqd is signal csl:integer range 0 to9; signal cs2:integer range to9 signal a,b:bit:=0' signal 11,12:bit:=0'; begin process(clk) begin if clk'event and clk='1'then if (cong='1)then if(reset='1')then if (il ='0'and a='0')then 11<='1'; elsif(i2 ='0 'and a='0)then 12<='1'a<='1" end if; if (g10='0'and 11='1 'and b='0')then csl<=cs1+1:b<='1' elsif(g20='0'and 11='1 'and b='0')then cs1<=cs1+2;b<='1 ' elsif(g30='0'and 11='1'and b='0')then cs1<=cs1+3:b<='1'; end if: if (g10='0'and 12='1'and b='0')then cs2<=cs2+1:b<='1'; elsif(g20='0'and 12='1 'and b='0)then cs2<=cs2+2;b<='1. elsif(g30='0'and 12='1 'and b='0')then cs2<=cs2+3;b<='1 ' end if; if (csl =0)then tl1<="01111111"; elsif(cs1=1)thent11<="0000110" elsif (cs1 =2)thent11<="1011011" elsif(cs1=3)thent11<="1001111"; elsif (cs1=4)thent11<="1100110"; elsif(cs1=5)thent11<="11011101" elsif (csl=6)thent11<="1111101"; elsif (cs1 =7)thent11<="0000111". elsif(csl=8)thent11<="1111111

t21:out std_logic_vector(6 downto 0):=”0111111”; t22:out std_logic_vector(6 downto 0):=”0111111”); end qd; architecture stru of qd is signal cs1:integer range 0 to 9; signal cs2:integer range 0 to 9; signal a,b:bit:= ’0’; signal 11,12:bit:= ’0’; begin process(clk) begin if clk’event and clk = ’1 ’then if (cong = ’1 ’) then if (reset = ’1 ’) then if (i1 = ’0 ’and a = ’0 ’) then 11 <=’1 ’; elsif(i2 = ’0 ’and a = ’0 ’) then 12 <=’1 ’;a <=’1 ’; end if; if (g10=’0’and 11= ’1 ’and b= ’0 ’)then cs1<=cs1+1;b<=’1 ’; elsif(g20=’0’and 11= ’1 ’and b= ’0 ’)then cs1<=cs1+2;b<=’1 ’; elsif(g30=’0’and 11= ’1 ’and b= ’0 ’)then cs1<=cs1+3;b<=’1 ’; end if; if (g10=’0’and 12= ’1 ’and b= ’0 ’)then cs2<=cs2+1;b<=’1 ’; elsif(g20=’0’and 12= ’1 ’and b= ’0 ’)then cs2<=cs2+2;b<=’1 ’; elsif(g30=’0’and 12= ’1 ’and b= ’0 ’)then cs2<=cs2+3;b<=’1 ’; end if; if (cs1 = 0) then t11<=”01111111”; elsif (cs1 = 1) then t11<=”0000110”; elsif (cs1 = 2) then t11<=”1011011”; elsif (cs1 = 3) then t11<=”1001111”; elsif (cs1 = 4) then t11<=”1100110”; elsif (cs1 = 5) then t11<=”11011101”; elsif (cs1 = 6) then t11<=”1111101”; elsif (cs1 = 7) then t11<=”0000111”; elsif (cs1 = 8) then t11<=”1111111”;

elsif(cs1=9)thent11<=1101111". end if; if(cs2=0)thent21<=01111111: elsif (cs2 =1)then t21<=0000110". elsif (cs2=2)then t21<="1011011" elsif (cs2=3)then t21<="1001111". elsif(cs2 =4)then t21<=1100110"; elsif(cs2=5)thent21<=”11011101 elsif (cs2 =6)then t21<="1111101" elsif (cs2=7)then t21<=0000111" elsif(cs2=8)thent21<=”11llll1” elsif (cs2 =9)then t21<="1101111"; end if; else11=0;12<=0'a<0,b<0; end if. else cs1<=0cs2<=011<=0':12=0 end if; light1<=11; light2<=12; t12<="01111111” t22<=01111111, end if. end process, end stru: 说明：当一人抢到优先权，发光二极管亮，另一人再按按键无效：答题结束后， 裁判按复位键，方可再次抢答：每人有2个数码管显示累加计分情况，分数分为3 档，用按键区别

elsif (cs1 = 9) then t11<=”1101111”; end if; if (cs2 = 0) then t21<=”01111111”; elsif (cs2 = 1) then t21<=”0000110”; elsif (cs2 = 2) then t21<=”1011011”; elsif (cs2 = 3) then t21<=”1001111”; elsif (cs2 = 4) then t21<=”1100110”; elsif (cs2 = 5) then t21<=”11011101”; elsif (cs2 = 6) then t21<=”1111101”; elsif (cs2 = 7) then t21<=”0000111”; elsif (cs2 = 8) then t21<=”1111111”; elsif (cs2 = 9) then t21<=”1101111”; end if; else 11<=’0’;12<=’0’;a<=’0’;b<=’0’; end if; else cs1<=’0’; cs2<=’0’; 11<=’0’;12<=’0’; end if; light1<=11; light2<=12; t12<=”01111111”; t22<=”01111111”; end if; end process; end stru; 说明：当一人抢到优先权，发光二极管亮，另一人再按按键无效；答题结束后， 裁判按复位键，方可再次抢答；每人有 2 个数码管显示累加计分情况，分数分为 3 档，用按键区别

2.2四人数字抢答器的设计 在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置 台抢答器，通过抢答器的指示灯显示、数码显示和警示蜂鸣等手段指示出第一抢答 者。同时，还可以设置计分、犯规及奖惩计录等多种功能。 设计要求： (1)设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按 钮供抢答者使用。 (2)电路具有第一抢答信号的鉴别和锁存功能。 (3)设置计分电路。 (4)设置犯规电路。 设计方案 根据系统设计要求可知，系统的输入信号有：各组的抢答按钮A、B、C、D, 系统清零信号CLR,系统时钟信号CLK,计分复位端RST,加分按钮端ADD,计 时预置控制端LDN,计时使能端EN,计时预置数据调整按钮TA、TB:系统的输 出信号有：四个组抢答成功与否的指示灯控制信号输出口LEDA、LEDB、LEDC、 LEDD,四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信 号若干，各组计分动态显示的控制信号若干。 根据以上的分析，可将整个系统分为三个主要模块：抢答鉴别模块QDB:抢 答计时模块JSQ:抢答计分模块FQ。对于需显示的信息，需增加或外接译码器， 进行显示译码.考虑到FPGA/CPLD的可用接口及一般EDA实验开发系统提供的输 出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计 分显示的译码器外接。 抢答鉴别电路的设计与实现 抢答鉴别模块用来判断A、B、C、D四组抢答者谁最先按下按钮。并为显示端 送出信号，使观众能够清楚的知道是哪一组抢答成功，是整个系统的核心部分。同 时为下一模块输入信号，以方便裁判为该组加分。 模块如图1所示，系统的输入信号有：各组的抢答按钮A、B、C、D,系统清 零信号CLR。系统的输出信号有：各组的抢答按钮显示端A1、B1、C1、D1,组 别显示端STATES3O],同时作为下一模块FQ模块的输入信号

2.2 四人数字抢答器的设计 在许多比赛活动中，为了准确、公正、直观地判断出第一抢答者，通常设置一 台抢答器，通过抢答器的指示灯显示、数码显示和警示蜂鸣等手段指示出第一抢答 者。同时，还可以设置计分、犯规及奖惩计录等多种功能。 设计要求： （1）设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按 钮供抢答者使用。 （2）电路具有第一抢答信号的鉴别和锁存功能。 （3）设置计分电路。 （4）设置犯规电路。 设计方案 根据系统设计要求可知，系统的输入信号有：各组的抢答按钮 A、B、C、D， 系统清零信号 CLR，系统时钟信号 CLK，计分复位端 RST，加分按钮端 ADD，计 时预置控制端 LDN，计时使能端 EN，计时预置数据调整按钮 TA、TB；系统的输 出信号有：四个组抢答成功与否的指示灯控制信号输出口 LEDA、LEDB、LEDC、 LEDD，四个组抢答时的计时数码显示控制信号若干，抢答成功组别显示的控制信 号若干，各组计分动态显示的控制信号若干。 根据以上的分析，可将整个系统分为三个主要模块：抢答鉴别模块 QDJB；抢 答计时模块 JSQ；抢答计分模块 JFQ。对于需显示的信息，需增加或外接译码器， 进行显示译码。考虑到 FPGA/CPLD 的可用接口及一般 EDA 实验开发系统提供的输 出显示资源的限制，这里我们将组别显示和计时显示的译码器内设，而将各组的计 分显示的译码器外接。 抢答鉴别电路的设计与实现 抢答鉴别模块用来判断 A、B、C、D 四组抢答者谁最先按下按钮。并为显示端 送出信号，使观众能够清楚的知道是哪一组抢答成功，是整个系统的核心部分。同 时为下一模块输入信号，以方便裁判为该组加分。 模块如图 1 所示，系统的输入信号有：各组的抢答按钮 A、B、C、D，系统清 零信号 CLR。系统的输出信号有： 各组的抢答按钮显示端 A1、B1、C1、D1，组 别显示端 STATES[3.0]，同时作为下一模块 JFQ 模块的输入信号

QDJB VHDL实现方法如下所示： ARCHITECTUREARTOF QDJB IS CONSTANTW1:STD LOGIC_VECTOR:="0001" CONSTANTW2:STD LOGIC VECTOR:="0010" CONSTANTW3:STD LOGIC VECTOR:="0100": CONSTANTW4:STD_LOGIC_VECTOR:="1000" BEGIN PROCESS(CLR,A,B,C,D)IS BEGIN IF CLR='I'THEN STATES<="0000" ELSIF (A=IAND B-OAND C=OANDD=O)THEN A1<1:B1<=0:C1<=0:D1<=0:STATES-<=W1 ELSIF(A-0'AND B-T'AND C-0'AND D-0)THEN A1<=0;B1<=1':C1<=0:D1<=0:STATES<=W2 ELSIF(A-0'AND B-0AND C-1'ANDD-0)THEN A1<=0;B1<=0;C1<=1:D1<=0;STATES<=W3; ELSIF(A=0'AND B=0'AND C=0'ANDD-1)THEN A1<=0;B1<=0:C1<=0:D1<=1;STATES-<=W4; ENDIF; END PROCESS: 在抢答鉴别电路的设计中，A、B、C、D四组抢答，理论上应该有16种可能 情况，但实际上由于芯片的反应速度快到一定程度时，两组以上同时抢答成功的可 能性非常小，因此可设计成只有四种情况，即ABCD分别为1000、0100、0010、 0001,这大大简化了由路的设计复杂性。 计分器的设计与实现 在计分器电路的设计中，按照一般的设计原则，按一定数进制进行加减即可

图 1 VHDL 实现方法如下所示： ARCHITECTURE ART OF QDJB IS CONSTANT W1: STD_LOGIC_VECTOR:="0001"; CONSTANT W2: STD_LOGIC_VECTOR:="0010"; CONSTANT W3: STD_LOGIC_VECTOR:="0100"; CONSTANT W4: STD_LOGIC_VECTOR:="1000"; BEGIN PROCESS(CLR,A,B,C,D) IS BEGIN IF CLR='1' THEN STATES<="0000"; ELSIF (A='1'AND B='0'AND C='0'AND D='0') THEN A1<='1'; B1<='0'; C1<='0'; D1<='0'; STATES<=W1; ELSIF (A='0'AND B='1'AND C='0'AND D='0') THEN A1<='0'; B1<='1'; C1<='0'; D1<='0'; STATES<=W2; ELSIF (A='0'AND B='0'AND C='1'AND D='0') THEN A1<='0'; B1<='0'; C1<='1'; D1<='0'; STATES<=W3; ELSIF (A='0'AND B='0'AND C='0'AND D='1') THEN A1<='0'; B1<='0'; C1<='0'; D1<='1'; STATES<=W4; END IF; END PROCESS; 在抢答鉴别电路的设计中，A、B、C、D 四组抢答，理论上应该有 16 种可能 情况，但实际上由于芯片的反应速度快到一定程度时，两组以上同时抢答成功的可 能性非常小，因此可设计成只有四种情况，即 ABCD 分别为 1000、0100、0010、 0001，这大大简化了电路的设计复杂性。 计分器的设计与实现 在计分器电路的设计中，按照一般的设计原则，按一定数进制进行加减即可

模块如图2所示，系统的输入信号有：计分复位端RST,加分按钮端ADD,减 分按钮端SUB,组别号输入端CHOS[3.0]。系统的输出信号有：A组分数输出端 AA23.0、AA1[3.0、AA0[3.0,B组分数输出端BB23.0、BB13.0、BB03.0, C组分数输出端CC2[3.01、CC1[3.01、CC0[3.0],D组分数输出端DD2[3.0小 DD1[3.0小、DD03.0]. JFQ 23 D01[3 DD3.1 图2 VHDL实现方法如下所示： (1)当按下RST键时，使分数复位，每位的初始分数为100分。 IF RST-I THEN POINTS_A2:="0001,POINTS_A1=0000" POINTS B2:="0001";POINTS B1:="0000" POINTS C2:="0001":POINTS C1:="0000": POINTS_D2:="0001";POINTS_D1:="0000" (2)当按下加分按钮端ADD时，以给A组加分为例。 IF POINTS_A1="1001"THEN POINTS_A1:="0000"; IF POINTS A2=1001"THEN POINTS_A2="0000: ELSE POINTS_A2:=POINTS_A2+"0001" END IF;

模块如图 2 所示，系统的输入信号有：计分复位端 RST，加分按钮端 ADD，减 分按钮端 SUB，组别号输入端 CHOS[3.0]。系统的输出信号有：A 组分数输出端 AA2[3.0]、AA1[3.0]、AA0[3.0]，B 组分数输出端 BB2[3.0]、BB1[3.0]、BB0[3.0]， C 组分数输出端 CC2[3.0]、CC1[3.0]、CC0[3.0]，D 组分数输出端 DD2[3.0]、 DD1[3.0]、DD0[3.0]。 图 2 VHDL 实现方法如下所示： （1）当按下 RST 键时，使分数复位，每位的初始分数为 100 分。 IF RST='1' THEN POINTS_A2:="0001"; POINTS_A1:="0000"; POINTS_B2:="0001"; POINTS_B1:="0000"; POINTS_C2:="0001"; POINTS_C1:="0000"; POINTS_D2:="0001"; POINTS_D1:="0000"; （2）当按下加分按钮端 ADD 时，以给 A 组加分为例。 IF POINTS_A1="1001" THEN POINTS_A1:="0000"; IF POINTS_A2="1001" THEN POINTS_A2:="0000"; ELSE POINTS_A2:=POINTS_A2+ "0001"; END IF;

ELSE POINTS A1:=POINTS A1+"0001" ENDIF; (3)当按下减分按钮端SUB时，以给A组减分为例。 IF POINTS_A1="0000"THEN POINTS_A1:="1001" If POINTS A2=0000"THEN POINTS A2="1001": ELSE POINTS_A2:=POINTS_A2+"1111"; END IF: ELSE POINTS A1:=POINTS_A1+"1111": END IF: 在设计中减法的实现是以加法运算来实现的。以A为例，由于每次减分都是减 去10分，即每次为POINTS_.A1减一，所以可以用POINTS._A1+"III"来实现。如： 0111-0001=0110,用加法实现：0111+1111=10110。由于P0NTS_A1: STD LOGIC_VECTOR(3 DOWNTO 0),所以POINTS A1=O110。 计时器的设计与实现 本系统中的计时器电路既有计时初始值的预置功能，又有倒计数功能，功能比 较齐全。 模块如图3所示，系统输入信号有：系统清零信号CLR,计时预置控制端LDN, 计时使能端EN,系统时钟信号CLK,计时预置数据调整按钮TA、TB。系统输出 信号有：倒计时输出端QA3.0小、QB3.0]。 GLR 图3

ELSE POINTS_A1:=POINTS_A1+ "0001"; END IF; （3）当按下减分按钮端 SUB 时，以给 A 组减分为例。 IF POINTS_A1="0000" THEN POINTS_A1:="1001"; IF POINTS_A2="0000" THEN POINTS_A2:="1001"; ELSE POINTS_A2:=POINTS_A2+ "1111"; END IF; ELSE POINTS_A1:=POINTS_A1+ "1111"; END IF; 在设计中减法的实现是以加法运算来实现的。以 A 为例，由于每次减分都是减 去 10 分，即每次为 POINTS_A1 减一，所以可以用 POINTS_A1+ "1111"来实现。如： 0111-0001=0110 ，用加法实现： 0111+1111=10110 。由于 POINTS_A1: STD_LOGIC_VECTOR(3 DOWNTO 0)，所以 POINTS_A1=0110。 计时器的设计与实现 本系统中的计时器电路既有计时初始值的预置功能，又有倒计数功能，功能比 较齐全。 模块如图 3 所示，系统输入信号有：系统清零信号 CLR，计时预置控制端 LDN， 计时使能端 EN，系统时钟信号 CLK，计时预置数据调整按钮 TA、TB。系统输出 信号有：倒计时输出端 QA[3.0]、QB[3.0]。 图 3

VHDL实现方法如下所示 (1)计时初始值功能的实现。 PROCESS(TA.TB.CLR) BEGIN IF CLR=I'THEN DA<="0000" DB<="0000, ELse IF TA-1'THEN DA<=DA+I'; ENDIF; IE TR=I'THEN DB<=DB+I: ENDIF; ENDIF; END PROCESS. (2)60秒倒计时功能的实现 PROCESS(CLK) VARIABLE TMPA:STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE TMPB:STD LOGIC VECTOR(3 DOWNTO 0): BEGIN IF CLR=I'THEN TMPA:="0000":TMPB:="0110" ELSIF CLK'EVENTAND CLK-I'THEN IF LDN=I'THEN TMPA:=DA;TMPB:=DB; ELSIF EN-I'THEN IF TMPA="0000"THEN TMPA="1001" IF TMPB="0000"THEN TMPB:="0110": ELSE TMPB:=TMPB-1; ENDIF: ELSE TMPA:=TMPA-1: END IF; END IF: ENDIF;

VHDL 实现方法如下所示： （1）计时初始值功能的实现。 PROCESS(TA,TB,CLR) BEGIN IF CLR='1' THEN DA<="0000"; DB<="0000"; ELSE IF TA='1' THEN DA<=DA+'1' ; END IF; IF TB='1' THEN DB<=DB+'1'; END IF; END IF; END PROCESS; （2）60 秒倒计时功能的实现。 PROCESS(CLK) VARIABLE TMPA: STD_LOGIC_VECTOR(3 DOWNTO 0); VARIABLE TMPB: STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF CLR='1' THEN TMPA:="0000"; TMPB:="0110"; ELSIF CLK'EVENT AND CLK='1' THEN IF LDN='1' THEN TMPA:=DA; TMPB:=DB; ELSIF EN='1' THEN IF TMPA="0000" THEN TMPA:="1001"; IF TMPB="0000" THEN TMPB:="0110"; ELSE TMPB:=TMPB-1; END IF; ELSE TMPA:=TMPA-1; END IF; END IF; END IF;

QA<=TMPA:QB<=TMPB: END PROCESS: 译码器的设计与实现 该模块实际上是一个译码器，主要是用来完成四位二进制BCD编码转换成七 段二进制数字，以阿拉伯数字的形式输出在数码管上，使观众能够更直观的看到结 果。译码器的译码对照表如下所示： 显示的数字字母BCD编码七段数码管2进制 0 0000 0111111 1 0001 0000110 2 0010 1011011 3 0011 1001111 4 0100 1100110 5 0101 1101101 6 0110 1111101 7 0111 0000111 8 1000 1111111 9 1001 1101111 XXXX 0000000 表2-1 模块如图4所示，由四位串行输入端AIN43.0]和七位串行输出端DOUT7I6.0] 组成。 图4 VHDL实现方法如下所示： ARCHITECTUREARTOF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASEAIN4IS

QA<=TMPA; QB<=TMPB; END PROCESS; 译码器的设计与实现 该模块实际上是一个译码器，主要是用来完成四位二进制 BCD 编码转换成七 段二进制数字，以阿拉伯数字的形式输出在数码管上，使观众能够更直观的看到结 果。译码器的译码对照表如下所示： 显示的数字/字母 BCD 编码 七段数码管 2 进制 0 0000 0111111 1 0001 0000110 2 0010 1011011 3 0011 1001111 4 0100 1100110 5 0101 1101101 6 0110 1111101 7 0111 0000111 8 1000 1111111 9 1001 1101111 X XXXX 0000000 表 2-1 模块如图 4 所示，由四位串行输入端 AIN4[3.0]和七位串行输出端 DOUT7[6.0] 组成。 图 4 VHDL 实现方法如下所示： ARCHITECTURE ART OF YMQ IS BEGIN PROCESS(AIN4) BEGIN CASE AIN4 IS

WHEN"0000"=>D0UT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7<="0000000": END CASE; END PROCESS: ENDARCHITECTUREART: 在程序中只考虑0000-1001（即0-9）的情况，将其转化为相应的七段显示器的 码子，其他情况不予考虑。 数字抢答器的实现 在每个模块完成之后，就要将它们合为一个整体，成为一个能提供所要求功能 的系统。电路图如下：

WHEN "0000"=>DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7DOUT7<="0000000"; END CASE; END PROCESS; END ARCHITECTURE ART; 在程序中只考虑 0000-1001（即 0-9）的情况，将其转化为相应的七段显示器的 码子，其他情况不予考虑。 数字抢答器的实现 在每个模块完成之后，就要将它们合为一个整体，成为一个能提供所要求功能 的系统。 电路图如下：