《数字电路与逻辑设计》课程实验指导（可编程逻辑实验）实验六 触发器设计

实验六触发器设计 1.实验目的 认识S触发器、JK触发器、D触发器和T触发器 ● 掌握S触发器、瓜触发器、D触发器和T触发器的逻辑功能和动作特点。 ●】 够通过CPLD开发实现具有触发器功能的数字电路。 2.示例 (1)用或非门构成的RS触发器的设计 源程序： Library ieee; Use ieee.std_logic_1164.all:; Entity rsff 1 is Port(r,s:bit, q.qb:buffer bit). End; Architecture rtl of rsff_1 is Begin qb<-s nor q q年nor qb, End; (2)钟控D触发器的设计 源程序： Entity dff_l is Port(d,cp:in std logie; q.qb:out std logic) End; Architecture rtl of dff_1 is signal q temp.qb temp:std logic, Begin Process(cp,d) Begin if(ep=1)then q temp<=d; qb_temp<-not q_temp end if end proces q<=q_temp;

实验六 触发器设计 1．实验目的 ● 认识 RS 触发器、JK 触发器、D 触发器和 T 触发器。 ● 掌握 RS 触发器、JK 触发器、D 触发器和 T 触发器的逻辑功能和动作特点。 ● 能够通过 CPLD 开发实现具有触发器功能的数字电路。 2．示例 （1）用或非门构成的 RS 触发器的设计 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity rsff_1 is Port(r,s:bit; q,qb:buffer bit); End; Architecture rtl of rsff_1 is Begin qb<=s nor q; q<=r nor qb; End; （2）钟控 D 触发器的设计 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity dff_1 is Port(d,cp:in std_logic; q,qb:out std_logic); End; Architecture rtl of dff_1 is signal q_temp,qb_temp:std_logic; Begin Process(cp,d) Begin if( cp='1')then q_temp<=d; qb_temp<=not q_temp; end if; end process; q<=q_temp;

qb<=qb_temp; End (3)带同步置/复位端、上升沿触发的D触发器的设计 源程序： Library ieee; Use ieee.std logic_1164.all; Entity en dff_I is Port(d,clk,Rd,Sd:in std_logic; q,qb:out std_logic); End; Architecture rtl of en_dff_1 is signal q_temp.qb_temp:std_logic. Begin Process(clk) Begin q_temp<=0 gb temp<='1' elsif Sd=0'then else g temp <=d; gb temp <=not g temp. end if. end if end process. q<=q_temp; gb<=gb temp End 3.实验内容 (1)钟控RS触发器 要求设计 个合理的电路，通过MA+plusII仿真和CPLD实现验证RS触发器的逻辑功 能，并掌握其动作特点。此次设计的S触发器如图4-6-1所示。 s端SQ输出端0 R 钟控RS触发器 图46-1钟控RS继发器 功能表见表4-6-1

qb<=qb_temp; End; (3) 带同步置/复位端、上升沿触发的 D 触发器的设计 源程序： Library ieee; Use ieee.std_logic_1164.all; Entity en_dff_1 is Port(d,clk,Rd,Sd:in std_logic; q,qb:out std_logic); End; Architecture rtl of en_dff_1 is signal q_temp,qb_temp:std_logic; Begin Process(clk) Begin if( clk'event and clk='1')then if Rd='0' then q_temp<='0'; qb_temp<='1'; elsif Sd='0' then q_temp<='1'; qb_temp<='0'; else q_temp <=d; qb_temp <=not q_temp; end if; end if; end process; q<=q_temp; qb<=qb_temp; End; 3．实验内容 （1）钟控 RS 触发器 要求设计一个合理的电路，通过 MAX+plusII 仿真和 CPLD 实现验证 RS 触发器的逻辑功 能，并掌握其动作特点。此次设计的 RS 触发器如图 4-6-1 所示。 钟控 RS 触发器 功能表见表 4-6-1

表46-1钟控RS融发器功能表 CLK R SQ+1 (2)JK触发器 要求设计一个合理的电路，通过MAX+plusII仿真和CPLD实现验证JK触发器的逻辑功 能，并掌握其动作特点。此次设计的JK触发器如图4-6-2所示。JK触发器功能表见表46-2 异步置位端PRN 表4-6-2JK融发器功能表 PRN CLRN CP J K Q 0 0 Hold 1 异步复位CLRN 图4-6-2具有异步置位/复位端“的K触发器 Toggle (3)D钟发婴 要求设计一个合理的电路，通过MAX+plusII仿真和CPLD实现验证D触发器的逻辑功 能，并掌握其动作特点。此次设计的D触发器如图4-6-3所示。D触发器功能表见表46-3 异步置位端PR 表4-6-3D融发器功能表 PRN CLRNCIk D D端DQ输出端 CP端 异步复位端CLN Hold 图4-6-3具有“异步置位/复位端"的D触发器 (4)开关控制电路设计 a.要求：要求3个开关控制一只灯，改变任何开关的状态都能控制灯由亮变灭或者由灭 边亮。开关用复位开关（开关常态为“1”，按下为“0”）。 b.按照实验内容写出真值表及逻辑表达式。 c.编写出实现该电路的VHDL程序。 d.用MAK+plusII进行仿真。 e.将编写好的程序下载到CPLD芯片里，观察结果。 4.注意事项

（2）JK 触发器 要求设计一个合理的电路，通过 MAX+plusII 仿真和 CPLD 实现验证 JK 触发器的逻辑功 能，并掌握其动作特点。此次设计的 JK 触发器如图 4-6-2 所示。JK 触发器功能表见表 4-6-2 （3）D 触发器 要求设计一个合理的电路，通过 MAX+plusII 仿真和 CPLD 实现验证 D 触发器的逻辑功 能，并掌握其动作特点。此次设计的 D 触发器如图 4-6-3 所示。D 触发器功能表见表 4-6-3。 （4）开关控制电路设计 a. 要求：要求 3 个开关控制一只灯，改变任何开关的状态都能控制灯由亮变灭或者由灭 边亮。开关用复位开关（开关常态为“1”，按下为“0”）。 b. 按照实验内容写出真值表及逻辑表达式。 c. 编写出实现该电路的 VHDL 程序。 d. 用 MAX+plusII 进行仿真。 e. 将编写好的程序下载到 CPLD 芯片里，观察结果。 4．注意事项

(1)异步置位/复位信号应选取正确的信号。 (2)应注意观察所有输入信号下的输出情况 5.预习要求 (1)熟悉各种触发器的逻辑功能和动作特点。 (2)提前作出输入信号的各种状态波形图。 6.实验报告 (1)总结出各种触发器的罗辑功能和动作特占」 (2)总结出 “ 异步置位/复位”的功能和使用方法 (3)写出设计程序、程序分析报告、仿真波形图及其分报告、硬件测试和实验过程 报告

（1）异步置位/复位信号应选取正确的信号。 （2）应注意观察所有输入信号下的输出情况。 5．预习要求 （1）熟悉各种触发器的逻辑功能和动作特点。 （2）提前作出输入信号的各种状态波形图。 6．实验报告 （1）总结出各种触发器的逻辑功能和动作特点。 （2）总结出“异步置位/复位”的功能和使用方法。 （3）写出设计程序、程序分析报告、仿真波形图及其分析报告、硬件测试和实验过程 报告