《通信原理实验》课程电子教案（PPT讲稿）Verilog HDL数字系统设计与综合实验——第01讲 HDL语言概述

第一讲Verilog硬件描述语言概述 西安邮电学院通信工程系 Verilog硬件描述语言

第一讲 Verilog硬件描述语言概述 西安邮电学院通信工程系 Verilog 硬件描述语言

第一讲Verilog硬件描述语言概述 西安邮电学院通信工程系 第一讲Verilog硬件描述语言概述 内容： 冬数字系统概述 冬硬件描述语言历史 VHDL与Verilog HDL比较 有关DL的几个重要基本概念 Verilog HDL的设计流程 常用仿真和综合工具 Verilog HDL入门

第一讲 Verilog硬件描述语言概述 西安邮电学院通信工程系 第 一讲 Verilog硬件描述语言概述 内容： ❖ 数字系统概述 ❖ 硬件描述语言历史 ❖ VHDL与Verilog HDL比较 ❖ 有关HDL的几个重要基本概念 ❖ Verilog HDL的设计流程 ❖ 常用仿真和综合工具 ❖ Verilog HDL入门

第一讲Verilog硬件描述语言概述 西安邮电学院通信工程系 数字系统概述 数字系统的组成：数字系统通常由输入电路、输出电路、 控制电路、数字处理电路和存储器组成 。 存储器 输入 输出 电路 电路 控制 数字处理 电路 电路 冬常见数字系统：微处理机系统、主 数字信号处理系统、 数字通信系统、数字编解码和加解密电路、数字多功 能智能接口等。目前数字系统单片等效逻辑门总数达 到几百甚至几千万门的已较常见

第一讲 Verilog硬件描述语言概述 西安邮电学院通信工程系 数字系统概述 ❖ 常见数字系统：微处理机系统、数字信号处理系统、 数字通信系统、数字编解码和加解密电路、数字多功 能智能接口等。目前数字系统单片等效逻辑门总数达 到几百甚至几千万门的已较常见。 存储器 ❖数字系统的组成:数字系统通常由输入电路、输出电路、 控制电路、数字处理电路和存储器组成 。 控制 电路 数字处理 电路 输入 电路 输出 电路

第一讲Verilog硬件描述语言概述 西安邮电学院通信工程系 数字系统实现方法 通用集成电路。如：74系列 ,4000系列等，电路 体积大、重量大、功耗大、可靠性低。(70、80年代主 流) 专用集成电路ASIC(Application Specific Integrated Circuits),如：Modem,MP3 decoder等。(90年代盛 行，现在大规模产品中继续使用) 可编程逻辑阵列(Programmable Logic Device)。如： Xilinx的spartan.系列，Altera的Cyclone系列。 （现 在逐步蚕食ASIC的低端市场，并将成为一种主流方法) 通用微处理器、DSP。如8051单片机、ARM32位MCU, TMS320C5x系列DSP等。(80年代，现在仍为一种主流 方法) 混合使用各种器件，发挥各自的优势。（发展趋势）

第一讲 Verilog硬件描述语言概述 西安邮电学院通信工程系 数字系统实现方法 ❖ 通用集成电路。 如：74 系列 ,4000系列等，电路 体积大、重量大、功耗大、可靠性低。(70、80年代主 流） ❖ 专用集成电路ASIC(Application Specific Integrated Circuits)，如：Modem , MP3 decoder等。（90年代盛 行，现在大规模产品中继续使用） ❖ 可编程逻辑阵列（ Programmable Logic Device）。如： Xilinx的spartan系列，Altera的Cyclone系列。 （现 在逐步蚕食ASIC的低端市场，并将成为一种主流方法） ❖ 通用微处理器、DSP 。如 8051单片机、ARM32位MCU， TMS320C5x系列DSP等。 （80年代，现在仍为一种主流 方法） ❖ 混合使用各种器件，发挥各自的优势。（发展趋势）

第一讲Verilog硬件描述语言概述 西安邮电学院通信工程系 数字系统的自顶向下模块化设计 系统级设计 模块A 模块B 模块C 模块A1 模块A2 模块A3 模块B1 模块B2 模块C1 模块C2

第一讲 Verilog硬件描述语言概述 西安邮电学院通信工程系 数字系统的自顶向下模块化设计 系 统 级 设 计 模 块Ａ 模 块Ａ１ 模 块Ａ２ 模 块Ａ３ 模 块Ｃ１ 模 块Ｃ２ 模 块 C 模 块Ｂ 模 块Ｂ１ 模 块Ｂ２

第一讲Verilog硬件描述语言概述 西安邮电学院通信工程系 现代数字系统设计的综合、仿真与设计验证方法 设计的行 可综合 逻辑 设计的门 物理 物理实现 为描述 HDL描述 综合 级描述 实现 延时文件 工具 工具 测试激励信 号发生器 设计确认仿真测试平台 响应比较器 设计确认

第一讲 Verilog硬件描述语言概述 西安邮电学院通信工程系 现代数字系统设计的综合、仿真与设计验证方法 设计的行 为描述 逻辑 综合 工具 设计的门 级描述 测试激励信 号发生器 设计确认仿真测试平台 响应比较器 可综合 HDL描述 物理实现 延时文件 设计确认 物理 实现 工具

第一讲Verilog硬件描述语言概述 西安邮电学院通信工程系 硬件描述语言历史 VHDL于1980年开始在美国国防部的指导下开发，完成于1983年， 并于1987年成为IEEE的标准。当初开发这种语言，是出于美国国 防部采购电子设备的需要。 通过VDL,供应商要把自己生产的集成电路芯片的行为描述出来。 如果有必要让其他厂商生产代用品，他们只需照着DL文档，设 计出行为与其相同的芯片。 Verilog HDL是由Gateway Design Automation公司大约在1983年 左右开发的。其架构同VDL相似，主要被用来进行硬件仿真。由 于是由公司内工程师开发的，更注重实用性，Verilog要比VHDL简 洁得多。 Veri1 o8 HDL于1995年成为IEEE标准，称IEEE Std1364一1995

第一讲 Verilog硬件描述语言概述 西安邮电学院通信工程系 硬件描述语言历史 ❖ VHDL于1980年开始在美国国防部的指导下开发，完成于1983年， 并于1987年成为IEEE的标准。当初开发这种语言，是出于美国国 防部采购电子设备的需要。 ❖ 通过VHDL，供应商要把自己生产的集成电路芯片的行为描述出来。 如果有必要让其他厂商生产代用品，他们只需照着VHDL文档，设 计出行为与其相同的芯片。 ❖ Verilog HDL是由Gateway Design Automation公司大约在1983年 左右开发的。其架构同VHDL相似，主要被用来进行硬件仿真。由 于是由公司内工程师开发的，更注重实用性，Verilog要比VHDL简 洁得多。 ❖ Verilog HDL 于1995年成为IEEE标准，称IEEE Std 1364－1995

第一讲Verilog硬件描述语言概述 西安邮电学院通信工程系 HDL不是硬件设计语言 冬VHDL和Verilog都不是为了设计硬件而开发的，当初制 订HDL语言标准的时候，并没有考虑这些代码如何用硬 件来实现。因此，有些代码写起来简单，实现起来却 可能非常复杂，或者就不可能实现。 HDL是Hardware Description Language的缩写，正式 中文名称是“硬件描述语言”。也就是说，DL并不是 “硬件设计语言(Hardware Design Language)”。 明确VHDL和Veriglog并非是硬件设计语言，就理解不 能随心所欲地写仅仅符合语法的DL代码来设计硬件电 路。设计硬件电路的DL必须满足可综合条件

第一讲 Verilog硬件描述语言概述 西安邮电学院通信工程系 HDL不是硬件设计语言 ❖ VHDL和Verilog都不是为了设计硬件而开发的，当初制 订HDL语言标准的时候，并没有考虑这些代码如何用硬 件来实现。因此，有些代码写起来简单，实现起来却 可能非常复杂，或者就不可能实现。 ❖ HDL是Hardware Description Language的缩写，正式 中文名称是“硬件描述语言”。也就是说，HDL并不是 “硬件设计语言(Hardware Design Language)” 。 ❖ 明确VHDL和Veriglog并非是硬件设计语言，就理解不 能随心所欲地写仅仅符合语法的HDL代码来设计硬件电 路。设计硬件电路的HDL必须满足可综合条件

第一讲Verilog硬件描述语言概述 西安邮电学院通信工程系 为什么要用硬件描述语言来设计？ 使用HDL语言设计具有如下优点： ~能形式化地抽象表示电路的结构和行为，便于人和计算机 理解； 支持逻辑设计中不同层次和领域的描述： 可以借用类似计算机软件高级语言的方法简化电路的描述； 具有电路仿真与验证机制以保证设计的正确性； 。支持电路描述由高层到低层的综合转换： 硬件描述与实现工艺无关； 冬便于文档管理，易于理解和设计重用

第一讲 Verilog硬件描述语言概述 西安邮电学院通信工程系 为什么要用硬件描述语言来设计？ 使用HDL语言设计具有如下优点： ❖能形式化地抽象表示电路的结构和行为，便于人和计算机 理解； ❖支持逻辑设计中不同层次和领域的描述； ❖可以借用类似计算机软件高级语言的方法简化电路的描述； ❖具有电路仿真与验证机制以保证设计的正确性； ❖支持电路描述由高层到低层的综合转换； ❖硬件描述与实现工艺无关； ❖便于文档管理，易于理解和设计重用

第一讲Verilog硬件描述语言概述 西安邮电学院通信工程系 VHDL与Verilog HDL比较 相对VHDL,Verilog HDL特点： 较多的第三方工具的支持 必 语法结构比VHDL简单 冬 学习起来比VHDL容易 仿真工具使用简便 冬测试激励模块容易编写

第一讲 Verilog硬件描述语言概述 西安邮电学院通信工程系 VHDL与Verilog HDL比较 相对VHDL，Verilog HDL特点： ❖ 较多的第三方工具的支持 ❖ 语法结构比VHDL简单 ❖ 学习起来比VHDL容易 ❖ 仿真工具使用简便 ❖ 测试激励模块容易编写