《通信原理实验》课程教学资源（实验指导）Verilog HDL数字系统设计与综合实验指导书（HDL语言硬件设计实验指导书）

《DL语言硬件设计》实验指导书 实验一：设计输入与门级结构建模仿真 一、实验目的： 1、掌握简单门级结构建模电路的设计方法。 2、初步掌握ModelSim6.0软件的基本操作与应用。 3、初步了解verilog建模仿真的设计全过程。 二、实验设备： PC机 ModelSim6.0开发软件 三、试验要求：设计输入(2学时) 学习使用ModelSim6.0设计软件。学习文本编辑器使用，掌握 文本编辑器的输入方法，完成本讲实例门级2选1多路选择器结 构建模的输入和门级2位全加器器结构建模的输入，并完成仿真。 四、实验步骤： ModelSim6.0设计输入具体步骤： 在这个实验中我们通过一个简单的实例来演示如何使用 ModelSim6.0。下面我们就具体来实现这一设计 以下内容为程序代码： 门级结构描述的2选1MUX module user mux(out,a,b,sel); output out; input a,b,sel; not (sel_,sel); and (al,a,sel_), (a2,b,se1); or (out,al,a2); endmodule 2选1多路选择器的仿真 timescale 1ns/1ns 第1页共49页

《HDL 语言硬件设计》实验指导书 第 1 页 共 49 页 实验一：设计输入与门级结构建模仿真 一、实验目的： 1、掌握简单门级结构建模电路的设计方法。 2、初步掌握 ModelSim6.0 软件的基本操作与应用。 3、初步了解 verilog 建模仿真的设计全过程。 二、实验设备： PC 机 ModelSim6.0 开发软件 三、试验要求：设计输入（2 学时） 学习使用 ModelSim6.0 设计软件。学习文本编辑器使用，掌握 文本编辑器的输入方法，完成本讲实例门级 2 选 1 多路选择器结 构建模的输入和门级 2 位全加器器结构建模的输入，并完成仿真。 四、实验步骤： ModelSim6.0 设计输入具体步骤： 在这个实验中我们通过一个简单的实例来演示如何使用 ModelSim6.0。下面我们就具体来实现这一设计 以下内容为程序代码: 门级结构描述的2 选1MUX module user_mux(out,a,b,sel); output out; input a,b,sel; not (sel_,sel); and (a1,a,sel_), (a2,b,sel); or (out,a1,a2); endmodule 2 选1 多路选择器的仿真 `timescale 1ns/1ns

《DL语言硬件设计》实验指导书 module mux tp; reg a,b,sel; wire out; user_muxm1(out,a,b,sel);//调用待测试模块 initial begin a=1'b0;b=1'b0;se1=1'b0: #5se1-1'b1: #5a=1'b1;se1=1'b0; #5se1=-1b1; #5a=1'b0;b=1'b1;se1-1'b0; #5se1=1'b1: #5a=1'b1;b=1'b1;se1-1'b0: #53e1=1'b1; end initial $monitor($time,"a=8b b=8b sel=$b out=8b",a,b,sel,out); endmodu le 第一步：建立新设计项目 1)、双击桌面上ModelSim6.0的图标，启动ModelSim6.0软件。 第2页共49页

《HDL 语言硬件设计》实验指导书 第 2 页 共 49 页 module mux_tp; reg a,b,sel; wire out; user_mux m1(out,a,b,sel); //调用待测试模块 initial begin a=1'b0; b=1'b0; sel=1'b0; #5 sel=1'b1; #5 a=1'b1; sel=1'b0; #5 sel=1'b1; #5 a=1'b0; b=1'b1; sel=1'b0; #5 sel=1'b1; #5 a=1'b1; b=1'b1; sel=1'b0; #5 sel=1'b1; end initial $monitor($time,"a=%b b=%b sel=%b out=%b",a,b,sel,out); endmodule 第一步：建立新设计项目 1）、双击桌面上 ModelSim6.0 的图标，启动 ModelSim6.0 软件

《DL语言硬件设计》实验指导书 E 山公日每引1如扇22的年号多强骨 b到 h啊 MOE 山到 MDEL 0 力同 到00L Model 小 o Derip Losdd :m 2)、通过File=>New Project.菜单命令启动新项目，建立新项目 名称new sim. -1 40 mitoue,n,b,e://-01 9Atols2o Cresta Projnet 69102 图 15672 houEb”,h,■e1,at: 18Ct9 3)、在随后弹出的对话框，可以新建或者加入文件到项目中。 第3页共49页

《HDL 语言硬件设计》实验指导书 第 3 页 共 49 页 2）、通过 File => New Project.菜单命令启动新项目，建立新项目 名称 new_sim。 3）、在随后弹出的对话框，可以新建或者加入文件到项目中

《DL语言硬件设计》实验指导书 MAdd items to the Project Click on the icon to add items of that type: Create New File Add Existing File M Create Simulation Create New Folder Close 4)、依照前面给出的代码，建立verilog模块文件和仿真文件 user_mux.v和mux_tp.v。然后分别右键选中，在弹出菜单中选择 编译两个文件。 Vadeli PLES C 回 山哈日香鱼24出吃克巴物腾 区 n a 10 15 1'b1:地1130： 1'b1:1-10 16 ",.,u) n Loasng proect帆4l 家中，大题9r:Losded) Lm 7 Cdl5 第4页共49页

《HDL 语言硬件设计》实验指导书 第 4 页 共 49 页 4）、依照前面给出的代码，建立 verilog 模块文件和仿真文件 user_mux.v 和 mux_tp.v。然后分别右键选中，在弹出菜单中选择 编译两个文件

《DL语言硬件设计》实验指导书 ☑■ode1 Sim SE PL.Ds6.n 昆i1。Edit View Format Compil。imulat。Add工ools Yindow上lp New 色1岭鲁‖幽风送 Ooen. Close 出函 Untitled-2 Jmport Statu Type Orde Modified 1n# 1 Save 09/20/071 include m user mux.v" timescale 1ns/ins Save As. module mux tp: 9 reg a,b,sel: Delete wire out: Change Directory. 6 user_mu×m1(out,a,b,sel)://酒用待测 Source Directory. begin a=1"b0:b-1'b0:se1=1'b0: Enyironment 0 #5se1-1'b1: Add to Project 1 #5a-1b1:se1-1'b0: #5se1-1b1: Page Setup 13 #5a-1·b0:h-1'h1:se1=1'b0: Print. #5se1-1'b1: Print Postscipl 5 #5a-1b1:b-1+h1:se1-1b0: #5se1-1*b1: Recent Directories 17 end Recent Projects initial $monitor (time,"a-sb b: Quit endmodule 4 Project ILibrary h]MUX4x1.v hest_MUX4x1.v user_muxv Untitled-2- All Rights Reserved. THIS WORK CONTAINS TRADE SECRET AND Save As ②☒ 保存在)： MUX4x1 习中色心国 d 向Woxk 日K4x1.cr,nti 我最近的文档 WX4x1.mpf X4x1. WUX4x1.v.bak 桌 otest_MX4x1.v 园test_MUX4x1.v.bak 圆user_mu.V 我的文档 的vsin.Wlf 即 我的电脑 网上邻居 文件名) 世t 保存⑤) 保存类型①) 11Fi1es体，*) 习 取消 第5页共49页

《HDL 语言硬件设计》实验指导书 第 5 页 共 49 页

《DL语言硬件设计》实验指导书 ☑1 odelSin SE PL0S6.0 File Edit View Format Compile Simulate Add Tools Window Help New 电危等通没道e「 Open Close 三出函 壁mp.y Jmport Statu:Type Orde Modified 1n# 上pat Veriog009/20/071 1 Veriog 1 09/20/071 include user mu Save 2 'timescale 1ns/ins Save As. 3 module muk tp: Repcrt. reg a,b,sel: Delete wire out; Change Directory. user mux mi (out,a, Use Source. 7 initial Source Drectory. 8 begin 9 a=1'h0:b=1'h0:3e Enyironment 10 #5ge1-1'b1: Add to Project New File. 11 #5a=1'b1:3e1=1'b Existing Fle. 12 #53e1=1'b1 Page Setup 0ptimization Confiquration. 13 #5a=1'b0:b=1'b1: Primt. 14 #5se1=1'b1: Prink Postscripl Simulation Configuration. 15 #5a=1'b1:b=1'b1: Folder. 16 #5ae1=1'b1: Recent Directories 17 end Recent Projects 18 initial $monitor ( Quit 19 endmodule 20 4 图Project Libraty hMUX4x1.v hkest_MUX4x1.v user Add file to Project ☒ -File Name E:/verilog sample/MUX4x1/mux_tp.v} Browse. Add file as type Folder default Top Level Reference from current location Copy to project directory OK Cancel 第6页共49页

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《DL语言硬件设计》实验指导书 M■odelSim SE PLUS6.0 File Edit View Format Compile Simulate Add Iools Window Help ☐它照雪基陷錙2二蜂县路 凿具道 Workspace 3+☒ mu以p,V Name Statu:Type Orde Modified 1n# 园MUX4x1.v /Verilog009/20071i 'incl mux_p.v Verilog 2 09/27071 'time test_MUX4x1. Verilog109/20/071 modul reg s 5 wire 6 user initi 8 begir 9 a=1'上 10 #5 se 11 # 2 #5 1 4 15 8 16 #5 se X相 user_mux.v Name Stetu Type Orde Modfied 1n# 是xpy Edit 6/070 1 6/07C module user mux (out,a,b,sel); user_muk.v 2 output out: Comple Comoie Selected ut a,b,sel: Add to Project Compile All (ac1,3el): Remove from Proiect Compie Dut-ofDate (al,a,sel) Close Project Compile Order. b,3e1): Comoie Rcoott (out,al,a2): Project Settings. Compie Summary. 5)、编译成功信息如图所示。 Transcript #7 Loading project counter #reading C:\Modeltech_6.0\win32/./modelsim.ini Loading project ee reading C:\Modeltech_6.0\win32/./modelsim.ini Loading project new_sim #Compile of mux_tp.v was successful. Compile of user_mux.v was successful. ModelSim> 6)、然后选择文件mux tp.v,点击仿真键进行仿真。 第7页共49页

《HDL 语言硬件设计》实验指导书 第 7 页 共 49 页 5）、编译成功信息如图所示。 6）、然后选择文件 mux_tp.v，点击仿真键进行仿真

《DL语言硬件设计》实验指导书 ModelSin SE PLUS 6.0 File Edit View Format Compile Simulate Add Tools Window He ☐它雪总电器2 Design Optimization. 得送 Start Simulation. Workspace Runtime Options. mux_tp.v Name Statu:Typ 园muxp.y Ver Run Break ·t v user_mux.v Ver End Simulation 2 0o1 rer 4 wi: u31 6 in 7)、在这一步，在wok名称下选择我们编译通过的设计实体。 Start Siaulation ☒ Design]VHDL Verilog Libraries SDF]Others Name Type Path 曰lwok Library E:/verilog sample/work mux tp Module E:/verilog sample/mux_tp.v L-通ser_muK Module E:/verilog sample/user_mux.v 田-1vta2000 Library $MODEL_TECH/./vital2000 田-ieee Library MODEL_TECH/./ieee 田-modelsim_.b Library $MODEL TECH/./modelsim lit 田std Library $MODEL_TECH/./std std_developerskit Library $MODEL_TECH/./std_develop m 4nA同44泰 thnDEl TECH//sunsus 4 Design Unitfs] Resolution work.mux_tp default Optimization 厂Enable optimization Optimization Options OK Cancel 8、点击un all按钮，进行仿真 第8页共49页

《HDL 语言硬件设计》实验指导书 第 8 页 共 49 页 7）、在这一步，在 work 名称下选择我们编译通过的设计实体。 8）、点击 run all 按钮，进行仿真

《DL语言硬件设计》实验指导书 ■odelSin SE PLUS6.0 File Edit View Format Compile Simulate Add Tools 置indow Help □2君昌盖输器2 Design Optimization. 穎道 个1手100ns分L Start Simulation. Workspace Runtime Options. cts 士函 Instance Design ur Value Run Bun 100 ns 白mKp mux tp Break Run All 由-m1 user_mux End Simulation Continue MPLICIT-WIRE(.mux_tp w Run -Next MPLICIT WIRE(.mux_tp Process S MPLICIT-WIRE(.mux_tp Step Process Step-Over mux tp Process NITIAL#17 mux_tp Process Restart. 9)、输出仿真结果 Piciec直utay段simFilesMem h]mux_tp.y西 Tar的cpt vsim work.mux_tp not have a'ltimescale drective in effect but prevous modules do VSIM 17>run-all -n h-0as-n out-n 棋林 -0 sel-0out=1 sel out-1 VSIM 18> Project new sin Nov:35 ns Delta:I sin:/ug5卫 10)、 显示输出波形，可以选择菜单wave->signals in design 菜单项目，如下图所示。 第9页共49页

《HDL 语言硬件设计》实验指导书 第 9 页 共 49 页 9）、输出仿真结果 10)、 显示输出波形，可以选择菜单 wave->signals in design 菜单项目，如下图所示

《DL语言硬件设计》实验指导书 ☑【ode15 im SE PLUS6.0 File Edit View Format Compile Simulate Add Tools Window Help ☐它太蹈继2哥 Wave Selected Signals 100 ns List Signals in Begion Workspace 一出函 Log Signals in Design 二出函然 Instance Design unit Desigr ivau Divider. 日test_MUX4x1 test MUX4x1 Module X Breakpoint 中-mym MUX4x1 Module #MPLICITWIRE[.test MUX4x1 Proces Bockmark. S Cursor #MPLICITWIRE(.test MUX4x1 Proce #IMPLICIT WIRE(.test_MUX4x1 Proces Window Pane #IMPLICIT-WIRE(.test_MUX4x1 Proces #IMPLICITWIRE(.test_MUX4x1 Proces Active Processes 二七函X #MPLICIT-WIRE(.test_MUX4x1 Proces #MPLICIT-WIREI -○判NIT1aL#6 test_MUX4x1 Proces KReady>#IMPLICITWIRE[ #IMPLICIT WIRE #IMPLICIT-WIRE <Readu #IMPLICIT WIRE Locals 出函 Name 4 Project LibrarysimFiles 11)、出现如下窗口 用ave -default Pile Edit yive Insart Pormat Tools Yindow 含日色露吗路州川的幽扇1出9#脑然出益1低下回叫1@G 世-◇/Iest_MU41/ heMl4xi/et Now 0除 Cue】 0 0 ns to 854 ns Now:0 ns Delta:D 12)、点击un快捷按钮 输出仿真结果以及波形，如图 第10页共49页

《HDL 语言硬件设计》实验指导书 第 10 页 共 49 页 11）、出现如下窗口 12）、点击 run 快捷按钮 ，输出仿真结果以及波形，如图