《通信原理实验》课程教学资源（实验指导）数字系统与FPGA设计实验指导书

《数字系统与FPGA设计》实验指导书 实验一设计输入(2学时) 一、实验要求 学习使用quartus.2设计软件。学习模块和原理图编辑器、文本 编辑器使用，掌握模块图和原理图的输入方法，完成本讲实例 my_design的模块图输入和原理图mux2的输入，并完成HDL模块 my_dffv的输入。完成设计编译。 二、实验设备 PC机 一台 Quartus IⅡ5.1开发软件 三、设计步骤 l、使用QuartusⅡ5.1软件新建项目my_design.。选择File>New Project Wizard.选项，输入新建项目名称my_design,单击next 完成项目建立： 2、在File>New>Block/Schematic document选择Device Design Files 进入模块编辑器，对ux2完成模块图和原理图输入； 3、选择HDL模块，利用文本编辑器完成my_dff.v的输入。 四、实验电路描述与实验结果 l、完成项目my_design的顶层设计（附设计图）。 第1页共31页

《数字系统与 FPGA 设计》实验指导书 第 1 页 共 31 页 实验一 设计输入（2 学时） 一、实验要求 学习使用 quartus2 设计软件。学习模块和原理图编辑器、文本 编辑器使用，掌握模块图和原理图的输入方法，完成本讲实例 my_design 的模块图输入和原理图 mux2 的输入，并完成 HDL 模块 my_dff.v 的输入。完成设计编译。 二、实验设备 PC 机 一台 QuartusⅡ5.1 开发软件 三、设计步骤 1、使用 QuartusⅡ5.1 软件新建项目 my_design。选择 File>New Project Wizard.选项，输入新建项目名称 my_design，单击 next 完成项目建立； 2、在 File>New>Block/Schematic document 选择 Device Design Files 进入模块编辑器，对 mux2 完成模块图和原理图输入； 3、选择 HDL 模块，利用文本编辑器完成 my_dff.v 的输入。 四、实验电路描述与实验结果 1、完成项目 my_design 的顶层设计（附设计图）

《数字系统与FPGA设计》实验指导书 2、对ux2完成模块图和原理图输入（附模块图和模块原理图）。 3、对my dff.v进行HDL输入设计（附Verilog HDL程序）。 第2页共31页

《数字系统与 FPGA 设计》实验指导书 第 2 页 共 31 页 2、对 mux2 完成模块图和原理图输入（附模块图和模块原理图）。 3、对 my_dff.v 进行 HDL 输入设计（附 Verilog HDL 程序）

《数字系统与FPGA设计》实验指导书 五、思考题 1、常用的设计输入的方法有哪些？ 2、图表模块的输入设计流程是什么？怎样实现模块图和原理图输 入（写出具体步骤）。 3、在编译设计时有哪些需要注意的问题？ 第3页共31页

《数字系统与 FPGA 设计》实验指导书 第 3 页 共 31 页 五、思考题 1、常用的设计输入的方法有哪些？ 2、图表模块的输入设计流程是什么？怎样实现模块图和原理图输 入（写出具体步骤）。 3、在编译设计时有哪些需要注意的问题？

《数字系统与FPGA设计》实验指导书 实验二简单电路仿真与IP定制(2学时) 一、实验要求 1、学习quartus.2设计软件的仿真工具使用，掌握波形编辑器使用， 建立my design的激励波形输入文件，并完成其功能仿真。 2、宏模块的定制与仿真。建立新工程，如my_design4。学习quartus2 的宏模块定制方法，用LPM宏定制1Obit加法器、RAM和ROM, 并完成它们的功能仿真。 二、实验设备 PC机 一台 Quartus IⅡ5.1开发软件 三、设计步骤 l、建立项目my_design,完成激励波形文件输入和仿真。 (1)在Fle菜单下，点击New命令，在随后弹出的对话框中， 切换到Other Files页。选中Vector Waveform File选项，点击OK 按钮进入波形编辑界面。 (2)在Edit菜单下，点击Insert Node or Bus命令。 (3)点击Node Finder按钮，打开Node Finder对话框。点击 Lst按钮，列出电路所有的端子。点击>按钮，全部加入。点击 OK按钮，确认。 (4)回到Insert Node or Bus对话框，点击OK按钮，确认。 (5)选中信号，在Edit菜单下，选择Value=>Clock·命令。 在随后弹出的对话框的Period栏目中设定参数，点击OK按钮。 (6)保存文件，在Processing菜单下，选择Start Simulation启 动仿真工具。仿真结束后，点击确认按钮，观察仿真结果。 2、完成10bit加法器的LPM宏定制（参见课件8bit加法器和教材 第6章P321)。 3、对RAM和ROM进行宏定制（参见课件ROM使用和教材第6 第4页共31页

《数字系统与 FPGA 设计》实验指导书 第 4 页 共 31 页 实验二 简单电路仿真与 IP 定制（2 学时） 一、实验要求 1、学习 quartus2 设计软件的仿真工具使用，掌握波形编辑器使用， 建立 my_design 的激励波形输入文件，并完成其功能仿真。 2、宏模块的定制与仿真。建立新工程，如 my_design4。学习 quartus2 的宏模块定制方法，用 LPM 宏定制 10bit 加法器、RAM 和 ROM， 并完成它们的功能仿真。 二、实验设备 PC 机 一台 QuartusⅡ5.1 开发软件 三、设计步骤 1、建立项目 my_design，完成激励波形文件输入和仿真。 （1）在 File 菜单下，点击 New 命令，在随后弹出的对话框中， 切换到 Other Files 页。选中 Vector Waveform File 选项，点击 OK 按钮进入波形编辑界面。 （2）在 Edit 菜单下，点击 Insert Node or Bus 命令。 （3）点击 Node Finder 按钮，打开 Node Finder 对话框。点击 List 按钮，列出电路所有的端子。点击>>按钮，全部加入。点击 OK 按钮，确认。 （4）回到 Insert Node or Bus 对话框，点击 OK 按钮，确认。 （5）选中信号，在 Edit 菜单下，选择 Value => Clock. 命令。 在随后弹出的对话框的 Period 栏目中设定参数，点击 OK 按钮。 （6）保存文件，在 Processing 菜单下，选择 Start Simulation 启 动仿真工具。仿真结束后，点击确认按钮，观察仿真结果。 2、完成 10bit 加法器的 LPM 宏定制（参见课件 8bit 加法器和教材 第 6 章 P321）。 3、对 RAM 和 ROM 进行宏定制（参见课件 ROM 使用和教材第 6

《数字系统与FPGA设计》实验指导书 章P321). 四、实验电路描述与实验结果 l、列出项目my design的激励波形和仿真结果。 2、列出用LPM宏定制10bit加法器的仿真结果。 第5页共31页

《数字系统与 FPGA 设计》实验指导书 第 5 页 共 31 页 章 P321）。 四、实验电路描述与实验结果 1、列出项目 my_design 的激励波形和仿真结果。 2、列出用 LPM 宏定制 10bit 加法器的仿真结果

《数字系统与FPGA设计》实验指导书 3、列出用LPM宏定制RAM和ROM的仿真结果。 五、思考题 1、Quartus IⅡ5.1仿真平台由哪三部分组成，各自作用是什么？ 第6页共31页

《数字系统与 FPGA 设计》实验指导书 第 6 页 共 31 页 3、列出用 LPM 宏定制 RAM 和 ROM 的仿真结果。 五、思考题 1、QuartusⅡ5.1 仿真平台由哪三部分组成，各自作用是什么？

《数字系统与FPGA设计》实验指导书 2、什么是P,如何进行分类？ 3、如何进行宏模块定制，在使用上有何原则？ 第7页共31页

《数字系统与 FPGA 设计》实验指导书 第 7 页 共 31 页 2、什么是 IP，如何进行分类？ 3、如何进行宏模块定制，在使用上有何原则？

《数字系统与FPGA设计》实验指导书 实验三8bt无符号数串行硬件乘法器模块设计 和功能仿真（2学时) 一、实验要求 用一个8bit加法器串行相加实现，模块如下图。完成模块设 计和功能仿真。 my mult4 reset done clk product[15.0] st mull8.0] muld 8.0] inst 输入输出说明： Reset:复位 C1k:时钟 St:启动信号 Done:运算结束信号 Mul:乘数 Muld:被乘数 第8页共31页

《数字系统与 FPGA 设计》实验指导书 第 8 页 共 31 页 实验三 8bit 无符号数串行硬件乘法器模块设计 和功能仿真（2 学时） 一、实验要求 用一个 8bit 加法器串行相加实现，模块如下图。 完成模块设 计和功能仿真。 输入输出说明： Reset：复位 Clk：时钟 St：启动信号 Done：运算结束信号 Mul：乘数 Muld：被乘数

《数字系统与FPGA设计》实验指导书 Product:运算结果 二、实验设备 PC机 一台 Quartus IⅡ开发软件 三、实验原理： 1.模块体系结构 模块主要由三大部分构成，控制单元负责控制逻辑、移位累加 器和加法计数器实现具体数据处理和数据路径。 控 移位累加器 单元 加法计数器 2.乘法原理算法模型如下图： 第9页共31页

《数字系统与 FPGA 设计》实验指导书 第 9 页 共 31 页 Product：运算结果 二、实验设备 PC 机 一台 QuartusⅡ开发软件 三、实验原理： 1.模块体系结构 模块主要由三大部分构成，控制单元负责控制逻辑、移位累加 器和加法计数器实现具体数据处理和数据路径。 2.乘法原理算法模型如下图： 控 制 单 元 移位累加器 加法计数器

after shift 0011011101—M (add multiplicand since M=1) 1101 after addition 100111101 after shift 0100111i10—M (skip addition since M=0) after shift 0010011111←-M (add multiplicand since M=1) 1101 after addition 100011110 after shift (final answer) 0100011111 (143) dividing line between product and multiplier 四、实验步骤 l.使用quartus?2设计软件建立工程文件。由file>New> block/.进入，由模块实现选择进入。 2.使用verilog语言设计控制单元，用模块编辑器调用宏器件设 计乘法器的移位累加器和加法计数器。（参见课件第二讲模块 编辑器内容) 3.根据设计要求建立仿真激励文件。（参见课件第二讲Quartus2 仿真工具内容) 4.编译定制乘法器模块，并在simulator tool中点击【Start】, 运行仿真器进行功能仿真。 五、实验电路描述与实验结果 1.模块算法流程图及说明。 第10页共31页

《数字系统与 FPGA 设计》实验指导书 第 10 页 共 31 页 四、实验步骤 1. 使用 quartus2 设计软件建立工程文件。由 file> New> block/.进入，由模块实现选择进入。 2. 使用 verilog 语言设计控制单元，用模块编辑器调用宏器件设 计乘法器的移位累加器和加法计数器。(参见课件第二讲模块 编辑器内容) 3. 根据设计要求建立仿真激励文件。(参见课件第二讲 Quartus2 仿真工具内容) 4. 编译定制乘法器模块，并在 simulator tool 中点击【Start】， 运行仿真器进行功能仿真。 五、实验电路描述与实验结果 1.模块算法流程图及说明