《CMOS模拟系统设计》课程教学资源（教案）基于下极板采样和噪声抵消结构的低功耗逐次逼近模数转换器设计

基于下极板采样和噪声抵消结构的低功耗逐次逼近模数转换器设计摘要：随着集成电路制造工艺的不断发展，芯片内的供电电压越来越低，总体功耗也在不断减小。模数转换器（Analog-to-DigitalConverter，ADC）作为连接模拟世界与数字领域的桥梁，是系统内不可或缺的一部分，应适应逐渐变低的电源电压，并尽量降低自身功耗以减小系统整体功耗。逐次逼近型（SuccessiveApproximationRegister，SAR）ADC因其功耗极低并与工艺节点发展相兼容的特点而备受关注。本案例分为两部分，第一部分是设计并实现一个工程较为成熟的1MSPS、10bit的传统结构SARADC，包括指标分析、结构选型、电路搭建与仿真。最终在cadenceEDA软件中验证ADC的整体功能和动态参数指标。第二部分则是参考一种前沿的ADC结构，搭建一个下极板采样并带有kT/C噪声抵消技术的SARADC，在低功耗逐次逼近模数转换器中复现采样噪声抵消技术。本案例使学生熟悉SARADC正向设计的各个流程，培养学生使用cadenceEDA软件验证电路设计的能力，并通过对论文的复现，来引导学生阅读和了解学术界关于SARADC的研究现状，对于培养集成电路工程方向研究生具有一定的指导意义。关键词：模数转换器；SARADC；采样噪声抵消技术背景信息在集成电路（IC）工程的实践教学中，很多学生在将的理论知识应用于实际的工程设计时面临较大的困难。尤其是一些理论较为抽象，而工程实践由面临诸多非理想因素影响的电路，例如模数转换器（Analog-to-DigitalConverter，ADC）。ADC是IC设计工程领域公认的技术难度极高的模拟IC电路，被誉为模拟IC“王冠上明珠”，是集成电路工程学生学习的难点和重点。ADC是连接模拟世界与数字领域的桥梁。自然界中的光、热、声音等连续时间的模拟信号经由ADC转换成离散的数字信号，以供系统后端的数字处理器使用[!。随着集成电路制造工艺的不断发展，处理器中数字电路的供电电压越来越低，其功耗也在不断减小。为了提高系统集成度而使用先进工艺实现的ADC应适应逐渐变低的电源电压，并降低自身功耗以减小系统整体功耗。低功耗在电池供电的应用系统中尤为重要。此外，在信号检测、物联网等应用领域，ADC需要具备一定的精度。由此可见，高精度与低功耗是当前应用领域下ADC应具备的主要性能。在不同结构的ADC中，逐次逼近型（SuccessiveApproximationRegister，SAR）ADC有着其独特的优势。SARADC的主体结构由电容阵列（CDAC）、比较器和逻辑电路组成。由于其简单的结构（仅需一个比较器）和大部分电路可由数字实现的特点，SARADC的功耗极低，并且与工艺节点的发展相兼容2]。与其他带有采样保持电路的ADC一样，SARADC前端采样开关的导通*作者简介：张鸿，男，四川雅安人，西安交通大学教授，主要研究领域为数模混合信号集成电路设计：戴智超，福建泉州人，西安交通大学硕士研究生，研究方向为模数转换器设计

基于下极板采样和噪声抵消结构的 低功耗逐次逼近模数转换器设计1 摘要：随着集成电路制造工艺的不断发展，芯片内的供电电压越来越低，总体功耗也在不断减小。 模数转换器（Analog-to-Digital Converter，ADC）作为连接模拟世界与数字领域的桥梁，是系统内 不可或缺的一部分，应适应逐渐变低的电源电压，并尽量降低自身功耗以减小系统整体功耗。逐 次逼近型（Successive Approximation Register，SAR）ADC 因其功耗极低并与工艺节点发展相兼容 的特点而备受关注。本案例分为两部分，第一部分是设计并实现一个工程较为成熟的 1 MSPS、10 bit 的传统结构 SAR ADC，包括指标分析、结构选型、电路搭建与仿真。最终在 cadence EDA 软 件中验证 ADC 的整体功能和动态参数指标。第二部分则是参考一种前沿的 ADC 结构，搭建一个 下极板采样并带有 kT/C 噪声抵消技术的 SAR ADC，在低功耗逐次逼近模数转换器中复现采样噪 声抵消技术。本案例使学生熟悉 SAR ADC 正向设计的各个流程，培养学生使用 cadence EDA 软 件验证电路设计的能力，并通过对论文的复现，来引导学生阅读和了解学术界关于 SAR ADC 的 研究现状，对于培养集成电路工程方向研究生具有一定的指导意义。 关键词：模数转换器；SAR ADC；采样噪声抵消技术 背景信息 在集成电路（IC）工程的实践教学中，很多学生在将的理论知识应用于实际的工程设计时面 临较大的困难。尤其是一些理论较为抽象，而工程实践由面临诸多非理想因素影响的电路，例如 模数转换器（Analog-to-Digital Converter，ADC）。ADC 是 IC 设计工程领域公认的技术难度极高 的模拟 IC 电路，被誉为模拟 IC“王冠上明珠”，是集成电路工程学生学习的难点和重点。 ADC 是连接模拟世界与数字领域的桥梁。自然界中的光、热、声音等连续时间的模拟信号经 由 ADC 转换成离散的数字信号，以供系统后端的数字处理器使用[1]。随着集成电路制造工艺的不 断发展，处理器中数字电路的供电电压越来越低，其功耗也在不断减小。为了提高系统集成度而 使用先进工艺实现的 ADC 应适应逐渐变低的电源电压，并降低自身功耗以减小系统整体功耗。低 功耗在电池供电的应用系统中尤为重要。此外，在信号检测、物联网等应用领域，ADC 需要具备 一定的精度。由此可见，高精度与低功耗是当前应用领域下 ADC 应具备的主要性能。 在不同结构的 ADC 中，逐次逼近型（Successive Approximation Register，SAR）ADC 有着其 独特的优势。SAR ADC 的主体结构由电容阵列（CDAC）、比较器和逻辑电路组成。由于其简单 的结构（仅需一个比较器）和大部分电路可由数字实现的特点，SAR ADC 的功耗极低，并且与工 艺节点的发展相兼容[2]。与其他带有采样保持电路的 ADC 一样，SAR ADC 前端采样开关的导通 *作者简介：张鸿，男，四川雅安人，西安交通大学教授，主要研究领域为数模混合信号集成电路设计；戴智 超，福建泉州人，西安交通大学硕士研究生，研究方向为模数转换器设计

电阻热噪声在采样电容上的等效输出噪声功率为kT/C。这一类ADC的信噪比（SNR）均受到kT/C噪声的限制。为了满足高精度的要求，ADC的SNR应足够大，意味着采样电路的KT/C噪声应尽量小。假设ADC的SNR主要受采样噪声限制，当输入差分信号峰峰值为2.2V时，为达到80dB的SNR，总差分输入电容需大于2.6pF。并且每增加1位分辨率，ADC总电容值需要增加4倍。为了在一定时间内驱动大的输入电容，输入驱动器和参考电压驱动器需要输出较大的电流。驱动器的功耗、面积和设计复杂度往往比SARADC本身高得多，这与低功耗的ADC设计初衷相违背。因此，在减小输入电容、放宽对驱动器设计要求的同时，抑制甚至消除kT/C噪声是近年来ADC研究设计不断追求的目标。近年来国内外诸多研究者提出了打破kT/C噪声限制的ADC架构。2010年Gubbins等提出了连续时间（continuous-time，CT）输入的流水线ADC，其第一级ADC没有采样操作，从根本上消除了kT/C采样噪声[3]。在此基础上，2017年Shibata等将CT电路应用于流水线ADC的每一级实现了一款高采样速度、高带宽的过采样连续时间输入流水线ADcl4。2019年LinxiaoShen等使用连续时间输入SAR作为流水线的第一级ADC，实现了一款功耗仅为25.2uW、面积为0.01mm2的连续时间输入的Pipeline-SARADC]。与连续时间输入ADC不同的是，2020年清华大学JiaxinLiu等提出了一种新的kT/C噪声消除技术，使用改进的SARADC结构便可大幅减小输入电容器的尺寸，且不会产生较大的kT/C噪声[6]。在以上背景下，为使集成电路工程的学生既掌握传统的SARADC的设计方法和流程，又对噪声抵消等前沿技术在这一工程领域的应用有所了解，本教学案例首先详细给出了SARADC一般的设计方法，再给出噪声抵消技术在SARADC中的实际应用。通过该设计案例，可以使集成电路工程领域尤其是模拟集成电路设计方向的学生掌握SARADC设计和分析的一般方法和流程，提升理论与实践结合的水平，并提高学生解决实际复杂工程问题的能力。案例正文一、SARADC设计流程（一）指标要求在进行电路设计之前，首先确定电路所需要达到的指标。本案例中对SARADC的要求如下：采用0.18μum工艺完成一个1MSPS，10bit的SARADC的电路设计。信号差动输入，幅值为3.2Vpp（+1.6V），电源电压1.8V，平均工作电流56dB，SFDR>65dB（TT工艺角、室温）。出于教学考虑，除了基本的动态参数指标以外，还有以下要求：

电阻热噪声在采样电容上的等效输出噪声功率为 kT/C。这一类 ADC 的信噪比（SNR）均受到 kT/C 噪声的限制。为了满足高精度的要求，ADC 的 SNR 应足够大，意味着采样电路的 kT/C 噪声应尽 量小。假设 ADC 的 SNR 主要受采样噪声限制，当输入差分信号峰峰值为 2.2V 时，为达到 80 dB 的 SNR，总差分输入电容需大于 2.6 pF。并且每增加 1 位分辨率，ADC 总电容值需要增加 4 倍。 为了在一定时间内驱动大的输入电容，输入驱动器和参考电压驱动器需要输出较大的电流。驱动 器的功耗、面积和设计复杂度往往比 SAR ADC 本身高得多，这与低功耗的 ADC 设计初衷相违 背。因此，在减小输入电容、放宽对驱动器设计要求的同时，抑制甚至消除 kT/C 噪声是近年来 ADC 研究设计不断追求的目标。 近年来国内外诸多研究者提出了打破 kT/C 噪声限制的 ADC 架构。2010 年 Gubbins 等提出了 连续时间（continuous-time，CT）输入的流水线 ADC，其第一级 ADC 没有采样操作，从根本上消 除了 kT/C 采样噪声[3]。在此基础上，2017 年 Shibata 等将 CT 电路应用于流水线 ADC 的每一级， 实现了一款高采样速度、高带宽的过采样连续时间输入流水线 ADC[4]。2019 年 Linxiao Shen 等使 用连续时间输入 SAR 作为流水线的第一级 ADC，实现了一款功耗仅为 25.2μW、面积为 0.01mm2 的连续时间输入的 Pipeline-SAR ADC[5]。与连续时间输入 ADC 不同的是，2020 年清华大学 Jiaxin Liu 等提出了一种新的 kT/C 噪声消除技术，使用改进的 SAR ADC 结构便可大幅减小输入电容器 的尺寸，且不会产生较大的 kT / C 噪声[6]。 在以上背景下，为使集成电路工程的学生既掌握传统的 SAR ADC 的设计方法和流程，又对噪 声抵消等前沿技术在这一工程领域的应用有所了解，本教学案例首先详细给出了 SAR ADC 一般 的设计方法，再给出噪声抵消技术在 SAR ADC 中的实际应用。通过该设计案例，可以使集成电 路工程领域尤其是模拟集成电路设计方向的学生掌握 SAR ADC 设计和分析的一般方法和流程， 提升理论与实践结合的水平，并提高学生解决实际复杂工程问题的能力。 案例正文 一、SAR ADC 设计流程 （一）指标要求 在进行电路设计之前，首先确定电路所需要达到的指标。本案例中对 SAR ADC 的要求如 下： 采用 0.18μm 工艺完成一个 1 MSPS，10 bit 的 SAR ADC 的电路设计。信号差动输入，幅值 为 3.2Vpp（±1.6V），电源电压 1.8V，平均工作电流56dB，SFDR>65dB（TT 工艺角、室温）。 出于教学考虑，除了基本的动态参数指标以外，还有以下要求：

1）确定SARADC的系统结构，尤其是电容阵列的结构。根据精度要求，查阅工艺手册，综合考虑采样噪声、匹配性和工艺限制等因素，确定单位电容的容值（采用工艺提供的MIM电容）。2）设计各模块电路，完成各模块的电路仿真。需要完成的仿真有：采样开关的线性度，比较器的失调（MonteCarlo仿真）和比较器的噪声指标。3）仿真ADC在SS（125℃C）、FF（-40C）工艺角下的性能，分析可能出现的性能恶化的原因。确定电路要达到的功能和性能，是进行电路设计的最初任务。（二）电路结构传统上极板采样的SARADC整体结构如图1所示，包括采样时钟CLKs控制的采样开关、CDAC电容阵列、比较器和逻辑电路（切换策略）。L128...行11图1片上系统整体结构确定整体电路结构后，分模块进行设计与建模：最后进行整体的功能验证和性能仿真。（三）CDAC电容阵列设计考虑到ADC的采样噪声应远小于量化噪声，取采样噪声为量化噪声的1/20，则有：kT1421VFS2≤2012=240(2)其中2kT/C为差动采样的采样噪声，△为最小量化台阶（1LSB），ADC分辨率N=10bit，满幅值量化范围Vrs=3.2V。代入参数，计算得CDAC单端总电容Ctotal最小值为204.73fF。除采样噪声外还需要考虑电容的匹配性。通常使用DNL（DifferentialNonlinearity，差分非线性）来表示ADC理想刻度与实际刻度的偏差值。DNL的最恶劣情况发生在011.11到100..00，即所有数字码都发生跳变的时刻，此时的oDNL可表示为：louODNL~2N-1Ve其中Cu为CDAC电容阵列的单位电容容值，Ctotal=2N-1Cu。Qu则是单位电容的失配系数，可以查阅工艺文档或者单独进行MonteCarlo仿真得到。本案例中，查阅工艺文档，单位电容为

1）确定 SAR ADC 的系统结构，尤其是电容阵列的结构。根据精度要求，查阅工艺手册， 综合考虑采样噪声、匹配性和工艺限制等因素，确定单位电容的容值（采用工艺提供的 MIM 电 容）。 2）设计各模块电路，完成各模块的电路仿真。需要完成的仿真有：采样开关的线性度，比 较器的失调（Monte Carlo 仿真）和比较器的噪声指标。 3）仿真 ADC 在 SS（125℃）、FF（-40℃）工艺角下的性能，分析可能出现的性能恶化的 原因。 确定电路要达到的功能和性能，是进行电路设计的最初任务。 （二）电路结构 传统上极板采样的 SAR ADC 整体结构如图 1 所示，包括采样时钟 CLK_s 控制的采样开 关、CDAC 电容阵列、比较器和逻辑电路（切换策略）。 图 1 片上系统整体结构 确定整体电路结构后，分模块进行设计与建模，最后进行整体的功能验证和性能仿真。 （三）CDAC 电容阵列设计 考虑到 ADC 的采样噪声应远小于量化噪声，取采样噪声为量化噪声的 1/20，则有： 2 𝑘𝑇 𝐶 ≤ 1 20 ∆ଶ 12 = 1 240 ( 𝑉ிௌ 2ே )ଶ 其中2𝑘𝑇/𝐶为差动采样的采样噪声，∆为最小量化台阶（1LSB），ADC 分辨率𝑁=10 bit，满幅 值量化范围𝑉ிௌ=3.2V。代入参数，计算得 CDAC 单端总电容𝐶௧௢௧௔௟最小值为 204.73 fF。 除采样噪声外还需要考虑电容的匹配性。通常使用 DNL（Differential Nonlinearity，差分非线 性）来表示 ADC 理想刻度与实际刻度的偏差值。DNL 的最恶劣情况发生在 011.11 到 100.00，即 所有数字码都发生跳变的时刻，此时的𝜎஽ே௅可表示为： 𝜎஽ே௅ ≈ 2ேିଵඨ 𝜎௨ 𝐶௨ 其中𝐶௨为 CDAC 电容阵列的单位电容容值，𝐶௧௢௧௔௟ = 2ேିଵ𝐶௨。𝜎௨则是单位电容的失配系数， 可以查阅工艺文档或者单独进行 Monte Carlo 仿真得到。本案例中，查阅工艺文档，单位电容为

20fF即可满足匹配性的要求，因此取实际MIM最小电容20.28fF（4ux4u）为单位电容，单端总电容为512×20.28=10.38pF。确定CDAC电容阵列后，可以结合matlab等工具进行系统级的验证。（四）采样开关设计采样开关是SARADC中一个非常重要的模块，它负责对变化的输入信号采样，得到瞬时的输入信号定值，以便后续电路量化。采样开关通常由栅源电压相关的栅压自举电路实现。这种开关在时钟控制下，在采样时保持晶体管栅源两端电压恒定，保证采样信号的线性度。电路结构如图2所示。VRlMCLK立元山MoM1oVotMsC手正M6VGCLKMMHMM工0Vou6CLKLMsVin宁图2栅压自举开关电路当CLK为高时，晶体管M9、M1O导通，VG被拉低，M7导通，电容上极板接到参考电压VR。同时M5导通，电容两端存储VRXC1的电荷。当CLK变低时，M5、M10截止，M8导通，VG变高，使M2导通、M7关断。此时VG为C1电容上下极板电压差。在C1足够大时，该压差近似为VR。且无论输入信号Vin如何变化，M1晶体管栅源电压差始终为C1电容电压差。增大C1电容值和增大M1尺寸可以提高采样开关的线性度。考虑到电路面积与M1的寄生电容，电容值和MOS管尺寸需要折中选取。确定结构并搭建电路后，需要对采样开关进行线性度的仿真。（五）比较器设计比较器是SARADC中的一个关键模块。在每一个位转换周期，它通过比较电压信号，输出高电平或者低电平，并且将得到的值锁存输出到寄存器中，起到一位量化器的效果。一般而言，比较器由增益级和锁存器组成，增益级将小的输入差放大，再由锁存器通过正反馈快速得到比较结果。对于比较器，设计中需要重点考虑的参数有速度、失调、噪声、输入寄生电容、功耗、共模抑制比和回踢噪声等。在SARADC中，常用的比较器有时域比较器、动态比较器、多级比较器等，而在低压低功耗中等分辨率的设计中，动态比较器因极低的功耗最为常用。一个高速、低功耗、高精度的CMOS

20fF 即可满足匹配性的要求，因此取实际 MIM 最小电容 20.28fF（4μ×4μ）为单位电容，单端总 电容为 512×20.28=10.38pF。 确定 CDAC 电容阵列后，可以结合 matlab 等工具进行系统级的验证。 （四）采样开关设计 采样开关是 SAR ADC 中一个非常重要的模块，它负责对变化的输入信号采样，得到瞬时的 输入信号定值，以便后续电路量化。采样开关通常由栅源电压相关的栅压自举电路实现。这种开 关在时钟控制下，在采样时保持晶体管栅源两端电压恒定，保证采样信号的线性度。电路结构如 图 2 所示。 图 2 栅压自举开关电路 当 CLK 为高时，晶体管 M9、M10 导通，VG 被拉低，M7 导通，电容上极板接到参考电压 VR。同时 M5 导通，电容两端存储 VR×C1 的电荷。当 CLK 变低时，M5、M10 截止，M8 导通， VG 变高，使 M2 导通、M7 关断。此时 VG 为 C1 电容上下极板电压差。在 C1 足够大时，该压差 近似为 VR。且无论输入信号 Vin 如何变化，M1 晶体管栅源电压差始终为 C1 电容电压差。 增大 C1 电容值和增大 M1 尺寸可以提高采样开关的线性度。考虑到电路面积与 M1 的寄生电 容，电容值和 MOS 管尺寸需要折中选取。 确定结构并搭建电路后，需要对采样开关进行线性度的仿真。 （五）比较器设计 比较器是 SAR ADC 中的一个关键模块。 在每一个位转换周期，它通过比较电压信号， 输 出高电平或者低电平， 并且将得到的值锁存输出到寄存器中， 起到一位量化器的效果。 一般而言，比较器由增益级和锁存器组成，增益级将小的输入差放大，再由锁存器通过正反 馈快速得到比较结果。对于比较器，设计中需要重点考虑的参数有速度、失调、噪声、输入寄生 电容、功耗、共模抑制比和回踢噪声等。 在 SAR ADC 中，常用的比较器有时域比较器、动态比较器、多级比较器等，而在低压低功 耗中等分辨率的设计中，动态比较器因极低的功耗最为常用。一个高速、低功耗、高精度的 CMOS

比较器在SARADC的设计中是至关重要的。本案例中，比较器使用动态锁存比较器，结构如图3所示。当CLKc信号为低时，A、B点拉低至GND，此时VoutN、VoutP信号端为高电平，comp信号被SR锁存器保持。当CLKc为高电平时，比较器正常工作。0ENCLK_c--EN-VinpVinNVoutNVoutVoutFcompEVoutN图3动态锁存比较器确定结构并搭建电路后，需要单独对比较器进行失调电压和噪声的仿真。（六）切换策略采用共模恒定型切换策略的3位CDAC电容切换过程如图4所示。在采样阶段，CLKS为高电平，电容下极板连接VCM，上极板接到输入采样电压VinP和VinN。采样阶段结束时，上极板开关断开，其他开关不变。在比较阶段，比较器比较输入端电压，假设比较器正端电压VP大于负端电压VN，则P端最高位电容下极板电压连接GND，N端最高位电容下极板电压接、VR，其余连接方式不变：假设VP小于VN，则N端最高位电容下极板连接GND，P端最高位电容下极板连接VR，其余连接方式不变。基准电压切换之后，比较器输入端电压经过一定的时间达到稳定，比较器再次比较，得到的输出结果控制相应的开关进行切换，直到得到最后一位的转换结果。wxtetl[/81CVRtere,>M_+/2?*td.2Y0WRDRT>VWRLTttwatetet0[3]=0(5/81cVtctctnMMiCTCA/L图43位共模恒定型二进制SARADC切换过程基于共模恒定型的切换策略，使用D-FF、NAND2等门级模块搭建逻辑电路，其时序如图5

比较器在 SAR ADC 的设计中是至关重要的。 本案例中，比较器使用动态锁存比较器，结构如图 3 所示。当 CLK_c 信号为低时，A、B 点 拉低至 GND，此时 VoutN、VoutP 信号端为高电平，comp 信号被 SR 锁存器保持。当 CLK_c 为高 电平时，比较器正常工作。 图 3 动态锁存比较器 确定结构并搭建电路后，需要单独对比较器进行失调电压和噪声的仿真。 （六）切换策略 采用共模恒定型切换策略的 3 位 CDAC 电容切换过程如图 4 所示。在采样阶段，CLK_s 为高 电平，电容下极板连接 VCM，上极板接到输入采样电压 VinP 和 VinN。采样阶段结束时，上极板 开关断开，其他开关不变。在比较阶段，比较器比较输入端电压，假设比较器正端电压 VP 大于负 端电压 VN，则 P 端最高位电容下极板电压连接 GND，N 端最高位电容下极板电压接 VR，其余 连接方式不变；假设 VP 小于 VN，则 N 端最高位电容下极板连接 GND，P 端最高位电容下极板 连接 VR，其余连接方式不变。基准电压切换之后，比较器输入端电压经过一定的时间达到稳定， 比较器再次比较，得到的输出结果控制相应的开关进行切换，直到得到最后一位的转换结果。 图 4 3 位共模恒定型二进制 SAR ADC 切换过程 基于共模恒定型的切换策略，使用 D-FF、NAND2 等门级模块搭建逻辑电路，其时序如图 5

所示。在CLKc的第1个下降沿即ck的上升沿，逻辑电路根据比较器输出comp的值来决定N和P的值，切换对应的P端或N端C9电容（256C）的下极板电压（GND或VR）。在CLKc的第2个下降沿即ck的上升沿切换C8电容（128C）的下极板电压...在ck的上升沿切换C1电容（1C）的下极板电压，最终得到的P和最后一次比较结果作为D输出。CLK_sCLK_c/ckck.....ck图5采样与转化时序二、SARADC的验证方法（一）CDAC电容验证CDAC单位电容的失配系数可以通过仿真得到，并与工艺文档中的失配系数相对照。具体的仿真方法是搭建一个简单的RC滤波网络原理图schematic，其中电阻使用无失配的理想电阻，电容则使用工艺库中的MIM电容，容值为单位电容大小。使用cadence软件中的ac仿真，可以得到该滤波网络的3dB带宽，即1BW =2元RCu之后在schematic界面新建adexlcellview，选择mc或者mismatch工艺角（不同工艺的失配工艺角不同），进行多次MonteCarlo仿真。根据仿真得到oBw反推得到单位电容的失配系数ou。CDAC的各项参数确定之后，可以在matlab中建模验证ADC的静态参数DNL和INL。定义电容失配的代码参考如下：%sar_adc电容阵列定义cu=20%单位电容20fc_i-[512 256 128 64 32 16 8 4 2 1 1];c_i=c_i*cu,ctotal_i=sum(c_i);%总电容n=length(c_i)；%位数

所示。在 CLK_c 的第 1 个下降沿即 ck的上升沿，逻辑电路根据比较器输出 comp 的值来决定 N和 P的值，切换对应的 P 端或 N 端 C9 电容（256C）的下极板电压（GND 或 VR）。在 CLK_c 的第 2 个下降沿即 ck的上升沿切换 C8 电容（128C）的下极板电压.在 ck的上升 沿切换 C1 电容（1C）的下极板电压，最终得到的 P和最后一次比较结果作为 D输出。 图 5 采样与转化时序 二、SAR ADC 的验证方法 （一）CDAC 电容验证 CDAC 单位电容的失配系数可以通过仿真得到，并与工艺文档中的失配系数相对照。具体的 仿真方法是搭建一个简单的 RC 滤波网络原理图 schematic，其中电阻使用无失配的理想电阻，电 容则使用工艺库中的 MIM 电容，容值为单位电容大小。使用 cadence 软件中的 ac 仿真，可以得 到该滤波网络的 3dB 带宽，即 BW = 1 2𝜋𝑅𝐶௨ 之后在 schematic 界面新建 adexl cellview，选择 mc 或者 mismatch 工艺角（不同工艺的失配 工艺角不同），进行多次 Monte Carlo 仿真。根据仿真得到𝜎஻ௐ反推得到单位电容的失配系数𝜎௨。 CDAC 的各项参数确定之后，可以在 matlab 中建模验证 ADC 的静态参数 DNL 和 INL。 定义电容失配的代码参考如下： %sar_adc 电容阵列定义 cu=20; %单位电容 20f c_i=[512 256 128 64 32 16 8 4 2 1 1]; c_i=c_i*cu; ctotal_i=sum(c_i); %总电容 n=length(c_i); %位数

%电容失配定义sigma_cu=cu*0.015;%以单位电容的失配值为基准%考虑失配后CDAC的真实电容值c=zeros(1,length(c_i);for i=1:length(c_i)sigma=sigma_cu*power(sqrt(2),log2(c_i(i)/cu);c(i)=c_i(i)+normrnd(0,sigma),endctotal=sum(c);%实际CDAC总电容SARADC切换过程的代码参考如下：%pure sar adc modelfunction [dout)-pure_sar_adc(vin,c,c_p,vos,vn,vref,vn_ref)n=length(c);ctotal=sum(c);vcm=vref/2;vin_p=vcm-vin;vin_n=vcm+vin;,%下级板采样并复位Q_p=(vcm-vin_p)*ctotal+(vcm-0)*c_p;Q_n=(vcm-vin_n)*ctotal+(vcm-0)*c_p;vdac_p=(Q_p+vcm*ctotal)/(ctotal+c_p);vdac_n=(Q_n+vcm*ctotal)/(ctotal+c_p),%电路开始量化相应电容进行切换，P端与N端电容上极板电压也做相应的变化vcmp_temp=zeros(1,n);for i-[1:n]vos_temp=vos+normrnd(0,vn),vref temp=vref+normrnd(O,vn_ref)if vdac_p-vdac_n-vos_temp>0vcmp_temp(i)=1;vdac_p=vdac_p-(vref temp/2)*c(i)/(ctotal+c_p);vdac_n=vdac_n+(vref_temp/2)*c(i)/(ctotal+c_p);elsevcmp_temp(i)=0;vdac_p=vdac_p+(vref_temp/2)*c(i)/(ctotal+c_p);vdac_n=vdac_n-(vref_temp/2)*c(i)/(ctotal+c_p);end

%电容失配定义 sigma_cu=cu*0.015; %以单位电容的失配值为基准 c=zeros(1,length(c_i)); %考虑失配后 CDAC 的真实电容值 for i=1:length(c_i) sigma=sigma_cu*power(sqrt(2),log2(c_i(i)/cu)); c(i)=c_i(i)+normrnd(0,sigma); end ctotal=sum(c); %实际 CDAC 总电容 SAR ADC 切换过程的代码参考如下： %pure sar adc model function [dout]=pure_sar_adc(vin,c,c_p,vos,vn,vref,vn_ref) n=length(c); ctotal=sum(c); vcm=vref/2; vin_p=vcm-vin; vin_n=vcm+vin; %下级板采样并复位 Q_p=(vcm-vin_p)*ctotal+(vcm-0)*c_p; Q_n=(vcm-vin_n)*ctotal+(vcm-0)*c_p; vdac_p=(Q_p+vcm*ctotal)/(ctotal+c_p); vdac_n=(Q_n+vcm*ctotal)/(ctotal+c_p); %电路开始量化相应电容进行切换，P 端与 N 端电容上极板电压也做相应的变化 vcmp_temp=zeros(1,n); for i=[1:n] vos_temp=vos+normrnd(0,vn); vref_temp=vref+normrnd(0,vn_ref); if vdac_p-vdac_n-vos_temp>0 vcmp_temp(i)=1; vdac_p=vdac_p-(vref_temp/2)*c(i)/(ctotal+c_p); vdac_n=vdac_n+(vref_temp/2)*c(i)/(ctotal+c_p); else vcmp_temp(i)=0; vdac_p=vdac_p+(vref_temp/2)*c(i)/(ctotal+c_p); vdac_n=vdac_n-(vref_temp/2)*c(i)/(ctotal+c_p); end

end%输出量化完成后的数字编码dout=vcmp_temp;静态参数的建模验证中，测试激励可以是1/widthi个LSB精度的斜坡，widthi为给定的值。进行SARADC转换过后，使用tabulate函数得到数字码出现的次数。该部分的代码参考如下：%测试激励定义widthi=16;%理想码宽+1more_num=0;ft_num=1024*width_i+more_num*2;%sar数字码输出dout_raw=zeros(ft_num,n),%数字码转十进制输出vout_raw=zeros(fft_num,I);vin=zeros(ft_num,1);ramp=-0.55-more_num*Isb/2/width_i;for i=1:ft numvin(i)=ramp;[dout_raw(i,l:n)]=pure_ sar_adc(vin(i),c,c_p,vos,vn,vref,vn_ref);vout_raw(i)=sum(dout_raw(i,1:n).*weight(1:n)+1;%+1是把数字码从0~1023变为1~1024ramp=ramp+lsb/2/width_i;end%DNL与INL计算DNL_raw=zeros(1024,I);INL raw-zeros(1024,I);tab_raw=tabulate(vout_raw)；%统计数组中每个值出现的次数for i-1:length(tab raw)if(0<tab_raw(i,1)&&(tab_raw(i,1)<4097)DNL_raw(tab_raw(i,1)=tab_raw(i,2);endendDNL raw-DNL_raw/width i-1;for i=1:4096if i--1INL_raw(i)=DNL_raw(i),elseINL_raw(i)=INL_raw(i-1)+DNL_raw(i);

end %输出量化完成后的数字编码 dout=vcmp_temp; 静态参数的建模验证中，测试激励可以是 1/width_i 个 LSB 精度的斜坡，width_i 为给定的值。 进行 SAR ADC 转换过后，使用 tabulate 函数得到数字码出现的次数。该部分的代码参考如下： %测试激励定义 width_i=16; %理想码宽+1 more_num=0; fft_num=1024*width_i+more_num*2; dout_raw=zeros(fft_num,n); %sar 数字码输出 vout_raw=zeros(fft_num,1); %数字码转十进制输出 vin=zeros(fft_num,1); ramp=-0.55-more_num*lsb/2/width_i; for i=1:fft_num vin(i)=ramp; [dout_raw(i,1:n)]=pure_sar_adc(vin(i),c,c_p,vos,vn,vref,vn_ref); vout_raw(i)=sum(dout_raw(i,1:n).*weight(1:n))+1; %+1 是把数字码从 0~1023 变为 1~1024 ramp=ramp+lsb/2/width_i; end %DNL 与 INL 计算 DNL_raw=zeros(1024,1); INL_raw=zeros(1024,1); tab_raw=tabulate(vout_raw); %统计数组中每个值出现的次数 for i=1:length(tab_raw) if (0<tab_raw(i,1))&&(tab_raw(i,1)<4097) DNL_raw(tab_raw(i,1))=tab_raw(i,2); end end DNL_raw=DNL_raw/width_i-1; for i=1:4096 if i==1 INL_raw(i)=DNL_raw(i); else INL_raw(i)=INL_raw(i-1)+DNL_raw(i);

endend最后把该失配下的ADCDNL和INL参数打出。其中一次的ADC静态参数示例如图1所示。本案例中要求DNL绝对值小于1，即ADC无失码现象。共模恒定型0.50aeran0.005001000数字码0.50uan0.001000(0图1SARADC静态参数验证示例（二）采样开关仿真验证对于N位分辨率的ADC，其采样保持电路通常有如下指标要求：一是对于直流信号，跟踪阶段的采样误差小于1/2LSB。二是对于交流信号，跟踪阶段Vout信号的动态性能（如SNDR、SFDR、THD等）要比N位ADC的整体性能高1位。并且在采样结束后的保持阶段，采样电容上存储的电荷有N+1位的精度。对于直流信号采集的应用，通常只需要考虑阶跃响应阶段的影响，确保开关阻值足够小以使得采样电容上电压可以建立在要求的误差范围内。相应的仿真方法也较为简单，观察输出信号的瞬态波形，确保采样阶段即将结束时输出信号与输入信号的差值小于1/2LSB。在calculator中使用value函数可以简化仿真过程。而采样开关的动态性能仿真则需要使用cadence中的FFT分析功能。具体的仿真方法是：仿真出采样信号的瞬态波形后，在顶栏的measurements中找到spectrum，在右侧弹出的界面中设置好FFT的取点（需要时可在windowtype中加窗函数；需要时可在harmonic里设置所关心的谐波次数）。之后依次点击③④所指示的按钮即可。之后可在右下角outputs一栏中右键所关心的数据，点击sendtoADE，即可在ADE界面中直接查看每次仿真的相关数据。除此之外也可以使用calculator中的sample函数，将选取出的数据导入到matlab中再做FFT分析

end end 最后把该失配下的 ADC DNL 和 INL 参数打出。其中一次的 ADC 静态参数示例如图 1 所示。 本案例中要求 DNL 绝对值小于 1，即 ADC 无失码现象。 图 1 SAR ADC 静态参数验证示例 （二）采样开关仿真验证 对于 N 位分辨率的 ADC，其采样保持电路通常有如下指标要求：一是对于直流信号，跟踪阶 段的采样误差小于 1/2 LSB。二是对于交流信号，跟踪阶段𝑉௢௨௧信号的动态性能（如 SNDR、SFDR、 THD 等）要比 N 位 ADC 的整体性能高 1 位。并且在采样结束后的保持阶段，采样电容上存储的 电荷有 N+1 位的精度。 对于直流信号采集的应用，通常只需要考虑阶跃响应阶段的影响，确保开关阻值足够小以使 得采样电容上电压可以建立在要求的误差范围内。相应的仿真方法也较为简单，观察输出信号的 瞬态波形，确保采样阶段即将结束时输出信号与输入信号的差值小于 1/2LSB。在 calculator 中使 用 value 函数可以简化仿真过程。 而采样开关的动态性能仿真则需要使用 cadence 中的 FFT 分析功能。具体的仿真方法是：仿 真出采样信号的瞬态波形后，在顶栏的 measurements 中找到 spectrum，在右侧弹出的界面中设置 好 FFT 的取点（需要时可在 window type 中加窗函数；需要时可在 harmonic 里设置所关心的谐波 次数）。之后依次点击③④所指示的按钮即可。之后可在右下角 outputs 一栏中右键所关心的数据， 点击 send to ADE，即可在 ADE 界面中直接查看每次仿真的相关数据。除此之外也可以使用 calculator 中的 sample 函数，将选取出的数据导入到 matlab 中再做 FFT 分析

网美品2设置FFT的取点-金童药童#菜花5图2cadence中的FFT分析功能采样保持电路的FFT分析有几个要注意的点：一是输入信号频率fin与采样频率f要满足相干采样，即Mfin=Nfs此处的N为FFT的点数，一般取2的整数次方。M小于N/2且与N互质。可以设置M、N和f,为变量，方便修改。也可以直接设置Frequency为自变量Fin。但如果Fin的小数位较多，例如(33/256)*20MHz=2.578125MHz，在ADE界面中会自动变成2.57812M（有些情况下仿真有区别）。需要在cad窗口打aelPushSignifDigits(10）语句来改ADE界面的有效位数，括号内的10表示几位数字有效位。此外，输入信号的幅值应尽可能接近ADC的满幅值输入范围。二是尽可能的提高仿真精度。在对采样信号做FFT之前可以先对理想输入信号做一次FFT，确认仿真精度足够。三是FFT取点的时刻。对于上极板采样，选取开关闭合且采样快结束的时刻做FFT分析，可以验证自举开关的动态性能：选取开关断开后的时刻做FFT，则是验证采样结束后电容存储的电荷的精度。对于下极板采样，上下极板的开关均闭合时可以验证自举开关的性能：下极板开关断开而上极板开关闭合时的FFT结果可以验证性能指标C（三）比较器仿真验证理想比较器在输入信号相等时发生跳变，而实际比较器因为器件失配、版图失配等原因，在输入信号仍有一定差值时便发生了跳变，发生跳变时的输入信号差值即定义为比较器的失调电压。失调电压虽然对ADC的动态参数基本无影响，但会影响ADC的满量程输入范围，并且某些特定的应用场景要求尽可能小的失调电压。比较器失调的仿真方法是输入两个斜率相反的斜坡信号，比较器判断结果跳变时的输入信号压差即为失调电压。具体的仿真方法是：将比较器的输出端输出至理想比较器，理想比较器输出

图 2 cadence 中的 FFT 分析功能 采样保持电路的 FFT 分析有几个要注意的点： 一是输入信号频率𝑓௜௡与采样频率𝑓௦要满足相干采样，即 𝑓௜௡ = 𝑀 𝑁 𝑓௦ 此处的 N 为 FFT 的点数，一般取 2 的整数次方。M 小于 N/2 且与 N 互质。可以设置 M、N 和𝑓௦为变量，方便修改。也可以直接设置 Frequency 为自变量 Fin。但如果 Fin 的小数位较多，例 如(33/256)*20MHz=2.578125MHz，在 ADE 界面中会自动变成 2.57812M（有些情况下仿真有区 别）。需要在 cad 窗口打 aelPushSignifDigits(10) 语句来改 ADE 界面的有效位数，括号内的 10 表 示几位数字有效位。此外，输入信号的幅值应尽可能接近 ADC 的满幅值输入范围。 二是尽可能的提高仿真精度。在对采样信号做 FFT 之前可以先对理想输入信号做一次 FFT， 确认仿真精度足够。 三是 FFT 取点的时刻。 对于上极板采样，选取开关闭合且采样快结束的时刻做 FFT 分析，可以验证自举开关的动态 性能；选取开关断开后的时刻做 FFT，则是验证采样结束后电容存储的电荷的精度。 对于下极板采样，上下极板的开关均闭合时可以验证自举开关的性能；下极板开关断开而上 极板开关闭合时的 FFT 结果可以验证性能指标 C。 （三）比较器仿真验证 理想比较器在输入信号相等时发生跳变，而实际比较器因为器件失配、版图失配等原因，在 输入信号仍有一定差值时便发生了跳变，发生跳变时的输入信号差值即定义为比较器的失调电压。 失调电压虽然对 ADC 的动态参数基本无影响，但会影响 ADC 的满量程输入范围，并且某些特定 的应用场景要求尽可能小的失调电压。 比较器失调的仿真方法是输入两个斜率相反的斜坡信号，比较器判断结果跳变时的输入信号 压差即为失调电压。具体的仿真方法是：将比较器的输出端输出至理想比较器，理想比较器输出