《数字逻辑设计及应用》第5章 组合逻辑设计实践(一)

数字逻辑设计及应用 第5章组合逻辑设计实践(一) 文档标准和电路定时 常用的中规模组合逻辑器件

第5章 组合逻辑设计实践(一) 数字逻辑设计及应用 文档标准和电路定时 常用的中规模组合逻辑器件

5.1文档标准 结构化的理念 说明书:接口及功能描述 癖方框图 block diagram:主要功能模块及其互联 原理图 schematic diagram(P229图5-17) 癖定时图 timing diagram(P231图5-19) 癖结构化逻辑器件描述 电路描述:解释电路内部如何工作

5.1 文档标准 结构化的理念 说明书：接口及功能描述 方框图 block diagram：主要功能模块及其互联 原理图 schematic diagram（P229图5-17） 定时图 timing diagram （P231图5-19） 结构化逻辑器件描述 电路描述：解释电路内部如何工作

门的符号 ≥1 1

门的符号 & ≥1 1

信号名和有效电平 信号的命名 癖与信号相关的有效电平有反相圈的引脚 高电平有效( active high)表示低电平有效 低电平有效( active low) READY一 READY -GO GO- REQUEST REQUEST L 给定逻辑功能只在符号框的内部发生

信号名和有效电平 信号的命名 与信号相关的有效电平  高电平有效（active high）  低电平有效（active low） 有反相圈的引脚 表示低电平有效 给定逻辑功能只在符号框的内部发生 READY REQUEST GO READY_L REQUEST_L GO_L

等效门符号(摩根定理) 一反相器 缓冲器

等效门符号（摩根定理） 反相器 缓冲器

“图到图”的逻辑设计 A ASEL DATA ASEL ADATA L -DATA BDATA L B

“圈到圈”的逻辑设计 A ASEL B DATA A ASEL B ADATA_L BDATA_L DATA

5.2电路定时 传播延迟 propagation delay 信号通路输入端的变化引起输出端变化所需的时间 tpHL和tp可能不同 X F

5.2 电路定时 X Z Y F W 传播延迟 propagation delay —— 信号通路输入端的变化引起输出端变化所需的时间 tpHL 和 tpLH 可能不同

5.2电路定时 传播延迟 propagation delay最大延迟 典型延迟 一定时分析:取最坏情况延迟 最小延迟 tpHL和tpH可能不同 X 3 P233表5-2 22 20 32-F 04 22 15 8

5.2 电路定时 传播延迟 propagation delay 定时分析：取最坏情况延迟 X Z Y F W tpHL 和 tpLH 可能不同 最大延迟 典型延迟 最小延迟 ’0 8 ’0 8 ’04 ’32 ’32 ’32 P233 表5-2 15 22 20 22

5.2电路定时 定时图(时序图) READY GO timing diagram DAT GO READY LRDY rdy DAT dat AT

5.2 电路定时 定时图（时序图） timing diagram GO READY DAT tDAT tDAT GO READY DAT tRDY tRDY

5.2电路定时 定时图(时序图) READY GO timing diagram DAT GO READY renmin rayman DAT

5.2 电路定时 GO READY DAT GO READY DAT tRDYmin tRDYmax 定时图（时序图） timing diagram