《数字逻辑设计及应用》第7章 时序逻辑设计原理(一)

数字逻辑设计及应用 第7章时序逻辑设计原理(一) 锁存器和触发器 同步时序分析 同步时序设计

第7章 时序逻辑设计原理(一) 数字逻辑设计及应用  锁存器和触发器  同步时序分析  同步时序设计

基本概念 逻辑电路分为两大类 组合逻辑电路( Combinational logic circuit) 任何时刻的输出仅取决与当时的输入 电路特点:无反馈回路、无记忆元件 秦时序逻辑电路( sequential logic circuit) 任一时刻的输出不仅取决与当时的输入, 还取决于过去的输入序列 电路特点:有反馈回路、有记忆元件

基本概念 逻辑电路分为两大类： 组合逻辑电路（combinational logic circuit） 时序逻辑电路（sequential logic circuit） 任何时刻的输出仅取决与当时的输入 任一时刻的输出不仅取决与当时的输入， 还取决于过去的输入序列 电路特点：无反馈回路、无记忆元件 电路特点：有反馈回路、有记忆元件

XO YO X1 Y1 Xn Yn 串行加法器 0-Cr Co/c1/X X Y CI Co/C2 X Y sO S1 Sn 思考:能否只用一片1位 2 全加器进行串行加法?? X Y CI CO 利用反馈和肘钟控制 反馈 2

思考：能否只用一片1位 全加器进行串行加法？？ C1 S0 X0 Y0 C0 X Y CI CO S X Y CI CO S X Y CI CO S 0 C S0 S1 Sn 串 X0 Y0 X1 Y1 Xn Yn 行 加 法 器 C1 C2 X Y CI CO S C2 S1 X1 Y1 C1 反馈 利用反馈和时钟控制 C3 S2 X2 Y2 C2

XO YO X1 Y1 Xn Yn 串行加法器 0-Cr Co/c1/X X Y CI Co/C1 X Y sO S1 利用反馈和射钟控制 时钟控制 XY CICo→C i+1 需要具有记忆动能「暂存 的逻辑单元,能够 暂存运算结果

暂存 X Y CI CO S Ci+1 Si Xi Yi Ci X Y CI CO S X Y CI CO S X Y CI CO S 0 C S0 S1 Sn 串 X0 Y0 X1 Y1 Xn Yn 行 加 法 器 C1 C1 时钟控制 需要具有记忆功能 的逻辑单元，能够 暂存运算结果。 利用反馈和时钟控制

7.1双稳态元件 0 0 Q Q 1 QL 0以x 0 1QL 电路有两种稳定状态:Q=1(态)和Q=0(0态) 双稳电路( bistable) 只要一接电源,电路就随机出现两种状态 中的一种,并永久地保持这一状态

7.1 双稳态元件 Q Q_L 1 1 0 0 Q Q_L 电路有两种稳定状态：Q = 1 ( 1态 ) 和 Q = 0 ( 0态 ) —— 双稳电路（bistable） 只要一接电源，电路就随机出现两种状态 中的一种，并永久地保持这一状态。 0 0 1 1

Vin Vout1 稳态 stable Q Vout1 Vine 亚稳态 metastable Q L Vin Vout2 Vin E Vout2 Vout2↑ Vine Vine Vout2

Vin1 Vout1 Vin2 Vout2 Vout2 Vin2 = Vin2 = Vout2 稳态 stable 亚稳态 metastable Q Q_L Vin1 Vout1 Vin2 Vout2

亚稳态特性 随机噪声会驱动工作于亚稳态点的 Q 电路转移到一个稳态的工作点上去 从一个稳态”转换到另一个稳态”[DO1L 需加一定宽度的脉冲(足够的驱动) 亚稳态 所有的时序电路对 亚稳态都是敏感的 稳态 稳态

所有的时序电路对 亚稳态都是敏感的 亚稳态特性 稳态 稳态 亚稳态 随机噪声会驱动工作于亚稳态点的 电路转移到一个稳态的工作点上去 Q Q_L 从一个“稳态”转换到另一个“稳态” 需加一定宽度的脉冲（足够的驱动）

7.2锁存器与触发器 是大多数时序电路的基本构件 锁存器( Latch 根据输入,直接改变其输出(无使能端) 有使能端时,在时钟信号的有效电平之内都可 根据数据直接改变其输出状态 秦触发器(Fip-Flop,F/F) 只在时钟信号的有效边沿改变其输出状态

7.2 锁存器与触发器 —— 是大多数时序电路的基本构件 锁存器（Latch）  根据输入，直接改变其输出（无使能端）  有使能端时，在时钟信号的有效电平之内都可 根据数据直接改变其输出状态 触发器（Flip-Flop，F/F）  只在时钟信号的有效边沿改变其输出状态

7.2锁存器与触发器 S-R锁存器 具有使能端的S-R锁存器 D锁存器 边沿触发式D触发器 蠊具有使能端的边沿触发式D触发器 癱扫描触发器 癖主从式触发器(SR、J-K) 边沿触发式J-K触发器 癱T触发器

7.2 锁存器与触发器  S-R锁存器  具有使能端的S-R锁存器  D锁存器  边沿触发式D触发器  具有使能端的边沿触发式D触发器  扫描触发器  主从式触发器（S-R、J-K）  边沿触发式J-K触发器  T触发器

S-R锁存器 0 工作原理 R Q 1)S=R=0 电路维持原态 QL 0 新Q=Q原 或非门今非门 一态QL叶+=QLn态 Q o QL

S-R锁存器 Q QL R S （1）S = R = 0 电路维持原态 0 工作原理： 0 Q QL 或非门 ➔ 非门 Q n+1 = Qn QLn+1 = QLn 新 态 原 态