复旦大学电子工程系：数字逻辑基础_第5章 异步时序电路

数字逻辑基础 第五章异步时序电路

数字逻辑基础 第五章 异步时序电路

异步时序电路的分类 ■基本型异步时序电路 没有触发器,依靠电路反馈记忆状态,输 入信号为电平型信号 脉冲性异步时序电路 依靠触发器记忆状态,输入为脉冲信号 (时钟信号),但是没有统一的时钟,并 且将时钟作为显式的输入对待

异步时序电路的分类 ◼ 基本型异步时序电路 没有触发器，依靠电路反馈记忆状态，输 入信号为电平型信号。 ◼ 脉冲性异步时序电路 依靠触发器记忆状态，输入为脉冲信号 （时钟信号），但是没有统一的时钟，并 且将时钟作为显式的输入对待

51基本型异步时序电路分析 ■基本型异步时序电路的模型 1 Z1 输入变量 输出变量 组合电路 Zn Y1 系统状态 r y激励状态 延时 系统总态 延时 (.xmv1,y)

5.1 基本型异步时序电路分析 ◼ 基本型异步时序电路的模型 组合电路 延 时 x1 xm z1 zn Y1 Yr y1 yr 延 时 输入变量 系统状态 激励状态 输出变量 系统总态 {x1 ,...xm,y1 ,...yr}

基本型异步时序逻辑模型的描述 r=f(,y) z=/2(x,y) y(+△)=Y(t) ■基本型异步时序电路的稳定条件是y=Y。换句话 说,在系统达到稳定以后,Y和y总是相同的。 ■正因为如此,在基本型异步时序电路中不能将y和 Y分别看作现态和次态

基本型异步时序逻辑模型的描述 ◼ 基本型异步时序电路的稳定条件是y = Y。换句话 说，在系统达到稳定以后，Y和y总是相同的。 ◼ 正因为如此，在基本型异步时序电路中不能将y和 Y分别看作现态和次态。 ( ) ( ) ( , ) ( , ) 2 1 t t t f f y Y z x y Y x y +  = = =

基本型异步时序电路分析的例子 & Y1 & 系统总态 y X2 & Ir & Y2 RES & 系统状态 假想的延时环节激励状态

基本型异步时序电路分析的例子 & & & X1 X2 RES Y1 Y2 y1 y2 1 & & & 1 激励状态 系统状态 假想的延时环节 系 统 总 态

RES=1时的激励函数和系统流程表 1=x1y2+y 作稳定状态 Y2=x2y1+y2 Y与y不同 稳定状态 YY x1x2=00x 01x1x2=10x1x Y与y相同_0000(101 01(0)/(0( 0 10(10(10(10)(10 11(1(m1)( 状态转换过程

2 2 1 2 1 1 2 1 Y x y y Y x y y = + = + RES =1 y1 y2 Y1 Y2 x1 x2=00 x1 x2=01 x1 x2=10 x1 x2=11 00 00 01 10 11 01 01 01 01 01 10 10 10 10 10 11 11 11 11 11 时的激励函数和系统流程表 稳定状态 Y与y相同 非稳定状态 Y与y不同 状态转换过程

状态转换图 ddl 00 0000 10 d10 dd 初始总态 功能:类似抢答器

0000 dd01 dd10 01 10 00 dd dd 状态转换图 功能：类似抢答器 初始总态

基本型异步时序电路状态转换的特点 ■假定所有输入中每次只有一个输入发生改 变,所以没有类似00→1的状态转换。 ■输入改变以后,到达的总态如果是不稳定 总态,则状态转换过程将继续进行,直到 到达稳定总态

基本型异步时序电路状态转换的特点 ◼ 假定所有输入中每次只有一个输入发生改 变，所以没有类似00→11的状态转换。 ◼ 输入改变以后，到达的总态如果是不稳定 总态，则状态转换过程将继续进行，直到 到达稳定总态

基本型异步时序电路分析的一般过程 激励方程状态流程表状态转换图电路功能 输出方程标出稳定状态 或时序图 描述 正确区分各变 结合实际的输 量之间的关系作状态转换图要包入情况讨论电 NIL 含所有稳定状态和路的功能 所有转换途径 作时序图时要考虑 实际的输入情况

基本型异步时序电路分析的一般过程 激励方程 输出方程 状态流程表 标出稳定状态 状态转换图 或时序图 电路功能 描述 正确区分各变 量之间的关系 作状态转换图要包 含所有稳定状态和 所有转换途径 作时序图时要考虑 实际的输入情况 结合实际的输 入情况讨论电 路的功能

另一个例子的分析 电路 1 输入 & &L1 Y1 输出 & Y2 状态 激励

另一个例子的分析 ◼ 电路 & & X1 X2 Y1 Y2 y1 y2 1 & & 1 z & & 状态 激励 输入 输出