《EDA技术》课程授课教案（讲稿）第2章 PLD硬件特性与编程技术

第 2 章 PLD 硬件特性与编程技术2.1PLD概述输输与业或输出输入出阵阵缓冲缓冲.列电路电路列图2-1基本PLD器件的原理结构图2.1.1PLD的发展历程20世纪70年代：熔丝编程的PROM和PLA器件；20世纪70年代末：AMD公司推出PAL器件；20世纪80年代初：GAL器件；20世纪80年代中期：FPGA器件EPLD器件；20世纪80年代末：CPLD器件；进入20世纪90年代后：内嵌复杂功能模块的SoPC2.1.2PLD的分类可编程逻辑器件（PLD）复杂PLD简单PLDPLAPROMPALGALCPLDFPGA图2-2按集成度(PLD)分类

1 第 2 章 PLD 硬件特性与编程技术 2.1 PLD 概述 图 2-1 基本 PLD 器件的原理结构图 2.1.1 PLD 的发展历程 20 世纪 70 年代: 熔丝编程的 PROM 和 PLA 器件; 20 世纪 70 年代末: AMD 公司推出 PAL 器件; 20 世纪 80 年代初: GAL 器件; 20 世纪 80 年代中期: FPGA 器件 EPLD 器件; 20 世纪 80 年代末:CPLD 器件; 进入 20 世纪 90 年代后:内嵌复杂功能模块的 SoPC . 2.1.2 PLD 的分类 图 2-2 按集成度(PLD)分类 输入 缓冲 电路 与 阵 列 或 阵 列 输出 缓冲 电路 输 入 输 . . 出 可编程逻辑器件（PLD） 简单 PLD 复杂 PLD PROM PLA PAL GAL CPLD FPGA

从编程工艺上划分：1.熔丝(Fuse)型器件。2.反熔丝(Anti-fuse)型器件。3.EPROM型。称为紫外线擦除电可编程逻辑器件4.EEPROM型。5.SRAM型。6.Flash型。低密度PLD可编程原理2.22.2.1电路符号表示非门与门或门异或门A常用符号A-VO-A0.R国标符号O逻辑表达式A= NOT AF=A+BF=AOBF=A·B图2-3常用逻辑门符号与现有国标符号的对照F=ABDA-cABCD图2-4PLD的互补缓冲器图2-6PLD中与阵列表示图2-5PLD的互补输入=A+BCD末连接固定连接可编程连接图2-7PLD中或阵列的表示图2-8阵列线连接表示

2 从编程工艺上划分: 1．熔丝(Fuse)型器件。 2．反熔丝(Anti-fuse)型器件 。 3．EPROM 型。称为紫外线擦除电可编程逻辑器件 。 4．EEPROM 型 。 5．SRAM 型 。 6．Flash 型 。 2.2 低密度 PLD 可编程原理 2.2.1 电路符号表示 图 2-3 常用逻辑门符号与现有国标符号的对照 图 2-4 PLD 的互补缓冲器 图 2-5 PLD 的互补输入 图 2-6 PLD 中与阵列表示 图 2-7 PLD 中或阵列的表示 图 2-8 阵列线连接表示

2.2.2PROMW.AoFW.地址存储单元A.F:译码器Wai阵列·.Fm-lAn-1p=2"图2-9PROM基本结构PROM中的地址译码器是完成PROM存储阵列的行的选择，其逻辑函数是：W。= An-1... AiAoW, = An-l... AiAoWA.A.A+ MF。=MW+M0.oW+IF=M+ M1.W.+M0.Wp-lW1+FMWI+Mo,m-,WM其中p=2"，而Mp-1.m-1是存储单元阵列第m-1列p-1行单元的值W.AF+与阵列W.F或阵列A（不可(可编程）......W..,:编程)D-Fm-lMp=2"图2-10PROM的逻辑阵列结构2

3 2.2.2 PROM 图 2-9 PROM 基本结构 PROM 中的地址译码器是完成 PROM 存储阵列的行的选择，其逻辑函数是： 图 2-10 PROM 的逻辑阵列结构 地址 译码器 存储单元 阵列 . . . A0 A1 An1 W0 W1 Wp1 F0 F1 Fm1 n p  2 2 1 1 1 0 0 1 1 1 1 1 0 0 . W A A A W A A A W A A A n n n n           1 1 , 1 1 1 , 1 1 0 , 1 0 1 1 ,1 1 1 ,1 1 0 ,1 0 0 1 , 0 1 1 , 0 1 0 , 0 0 F M W M W M W F M W M W M W F M W M W M W m p m p m m p p p p                          . . . . . . 其中 p  2 ， 而M p1,m1是存储单元阵列第 m 1列p 1行单元的值 n 与阵列 （不可 编程） 或阵列 （可编程） . . . A0 A1 An1 W0 W1 Wp1 F0 F1 Fm1 n p  2

AA0或阵列M（可编程）CS=A. AC=A·AAArAAo与阵列（固定）F上图2-11PROM表达的PLD阵列图140A或阵列（可编程）F0 = A0A1+ A0A1F1= A1A0AAoAAl与阵列（固定）IFF图2-12用PROM完成半加器逻辑阵列2.2.3PLA14,1.40或阵列R（可编程）Ao AoAATFTFo与阵列（可编程）图2-13PLA逻辑阵列示意图4

4 图 2-11 PROM 表达的 PLD 阵列图 图 2-12 用 PROM 完成半加器逻辑阵列 图 2-12 用 PROM 完成半加器逻辑阵列 2.2.3 PLA 图 2-13 PLA 逻辑阵列示意图 0 1 0 1 C A A S A A     与阵列（固定） 或阵列 （可编程） A1 A0 A1 A1 A0 A0 F1 F0 1 1 0 0 0 1 0 1 F A A F A A A A    与阵列（可编程） 或阵列 （可编程） A1 A0 A1 A1 A0 A0 F1 F0 与阵列（固定） 或阵列 （可编程） A1 A0 A1 A1 A0 A0 F1 F0

图2-14PLA与PROM的比较2.2.4 PAL￥图2-15PAL结构图2-16PAL的常用表示

5 图 2-14 PLA 与 PROM 的比较 2.2.4 PAL 图 2-15 PAL 结构 图 2-16 PAL 的常用表示 A1 A0 F1 F0 A2 F2 A1 A0 F1 F0 A2 F2 A1 A0 F1 F0 A0 A1 F1 F0

197自P.年之口D中图2-17一种PAL16V8的部分结构图2.2.5GALGAL即通用阵列逻辑器件，首次在PLD上采用了EEPROM工艺，使得GAL具有电可擦除重复编程的特点，彻底解决了熔丝型可编程器件的一次可编程问题。GAL在“与-或”阵列结构上沿用了PAL的与阵列可编程、或阵列固定的结构，但对PAL的输出I/O结构进行了较大的改进，在GAL的输出部分增加了输出逻辑宏单元OLMC(OutputMacroCell)。GAL的方框图如图2-18所示。GAL器件与PAL器件的区别在于用可编程的输出逻辑宏单元（OLMC）代替固定的或阵列。可以实现时序电路。GAL器件输出逻辑宏单元如图2-19所示。每个OLMC包含或阵列中的一个或门组成：异或门：控制输出信号的极性。D触发器：适合设计时序电路。4个多路选择器：通过不同的选择方式，可产生多种输出结构。分别属于三种模式

6 图 2-17 一种 PAL16V8 的部分结构图 2.2.5 GAL GAL 即通用阵列逻辑器件，首次在 PLD 上采用了 EEPROM 工艺，使得 GAL 具有电可擦除重复编程的特点，彻底解决了熔丝型可编程器件的一次可编程问 题。GAL 在“与-或”阵列结构上沿用了 PAL 的与阵列可编程、或阵列固定的结 构，但对 PAL 的输出 I/O 结构进行了较大的改进，在 GAL 的输出部分增加了输 出逻辑宏单元 OLMC(Output Macro Cell)。 GAL 的方框图如图 2-18 所示。 GAL 器件与 PAL 器件的区别在于用可编程的输出逻辑宏单元（OLMC）代 替固定的或阵列。可以实现时序电路。GAL 器件输出逻辑宏单元如图 2-19 所示。 每个 OLMC 包含或阵列中的一个或门 组成： 异或门：控制输出信号的极性。 D 触发器：适合设计时序电路。 4 个多路选择器：通过不同的选择方式，可产生多种输出结构。分别属于三 种模式。 11 10 01 00 R 11 10 01 00 R Q D Q 11 10 01 00 R 11 10 01 00 R Vcc SG1 SL07 SL17 SG0 SL06 19 I/O7 11 10 01 00 R 11 10 01 00 R Q D Q 11 10 01 00 R 11 10 01 00 R Vcc SG1 SL06 SL16 SG1 SL06 18 I/O6 CLK/I0 1 I1 2 I2 3 0 7 8 15 0 3 4 7 8 11 12 15 16 19 20 23 24 27 28 31

1919Z18DLMC(18)417OLMC★(17)1""16)3215OLMC(15)X40000N144(14)-4133(13)X56$3图2-18GAL的方框图输出使能选择或门控制选择输出YecY选择1极性控制门由与1/0(a)萍列来0XORla)反馈以够近级来cK反馈信号选择图2-19GAL器件输出逻辑宏单元7

7 图 2-18GAL 的方框图 图 2-19 GAL 器件输出逻辑宏单元

2.3CPLD的结构与可编程原理现在的PLD以大规模、超大规模的CPLD、FPGA为主，取代了简单的PLD器件。简单的PLD器件被取代的原因：（1）阵列规模小，资源紧张。（2）片内寄存器资源不足。（3）I/O不够灵活。（4）编程不便。MAX7128S的结构如图2-20所示。大KAALABLABLABLABLABLABLABLABLABXAKLABLABLABLABY?XVO控制模块图2-20MAX7128S的结构MAX7000结构主要是由多个LAB组成的阵列，以及之间的连线组成。多个LAB通过可编程连线阵PIA（ProgrammableInterconnectArray）和全局总线连在一起。全局总线从所有的专用输入、I/O引脚和宏单元馈入信号。每个LAB的输入信号：1）通用逻辑输入的PIA的36个信号：2）全局控制信号，用于寄存器的辅助功能：3）从I/O引脚到寄存器的直接输入通道。MAX7128S进一步的的结构如图2-21所示。8

8 2.3 CPLD 的结构与可编程原理 现在的 PLD 以大规模、超大规模的 CPLD、FPGA 为主，取代了简单的 PLD 器件。 简单的 PLD 器件被取代的原因： （1）阵列规模小，资源紧张。 （2）片内寄存器资源不足。 （3）I/O 不够灵活。 （4）编程不便。 MAX7128S 的结构如图 2-20 所示。 图 2-20 MAX7128S 的结构 MAX7000 结构主要是由多个 LAB 组成的阵列，以及之间的连线组成。 多个 LAB 通过可编程连线阵 PIA（Programmable Interconnect Array）和全局 总线连在一起。 全局总线从所有的专用输入、I/O 引脚和宏单元馈入信号。 每个 LAB 的输入信号： 1）通用逻辑输入的 PIA 的 36 个信号； 2）全局控制信号，用于寄存器的辅助功能； 3）从 I/O 引脚到寄存器的直接输入通道。MAX7128S 进一步的的结构如 图 2-21 所示

INPUTIGLCK1INPUTIGCLRnCINPUTIOE1INPUTIOE2社AAALABALABBOO8to168to16E加脚控制块加脚控制块36MacrocllsMacrocellsT+?1B011B0op11to.1617to32BB1e16五8to168to16H可编程连线LABCLABD幽·.加脚控制块8to161加脚控制块8to16E福36MacrocellsMacrocellsBop1eB01色33to4849to64阵列OO16V810168to16WW*W..:...图2-21MAX7128S进一步的的结构图MAX7000系列包含了32~256个宏单元；每16个宏单元组成一个逻辑阵列块LAB（LogicArrayBlock);每个宏单元含有一个可编程与阵，固定或阵，可配置寄存器。来自PIA的36个信号全局全局清零时钟M来自0引脚并行+2快速输入洗择扩展项寄存器旁路通往VO模块D乘积项选择矩阵+.DEN时钟HLD清C选择清零共享逻辑逻辑阵列通往扩展项PIA图2-22MAX7000系列的单个宏单元结构9

9 图 2-21 MAX7128S 进一步的的结构图 MAX7000 系列包含了 32～256 个宏单元； 每 16 个宏单元组成一个逻辑阵列块 LAB（Logic Array Block）； 每个宏单元含有一个可编程与阵，固定或阵，可配置寄存器。 图 2-22 MAX7000 系列的单个宏单元结构

1.逻辑阵列块(LAB)2.宏单元MAX7000系列中的宏单元：逻辑阵列，乘积项选择矩阵，可编程寄存器。全局时钟信号，全局时钟信号由高电平有效的时钟信号使能。用乘积项实现一个阵列时钟。3.扩展乘积项共享扩展乘积项宏单元的乘积项局部连线逻辑共享扩展项提供的“与非”宏单元的乘积项乘积项逻辑图2-23共享扩展乘积项结构并联扩展乘积项来自前一个宏单元Preset乘积项宏选择单元的乘阵矩ClockClear积项逻辑Preset乘积项选择矩阵ClockClear★通往下个宏单元图2-24并联扩展项馈送方式10

10 1．逻辑阵列块(LAB) 2．宏单元 MAX7000 系列中的宏单元： 逻辑阵列,乘积项选择矩阵,可编程寄存器。 全局时钟信号，全局时钟信号由高电平有效的时钟信号使能 。 用乘积项实现一个阵列时钟。 3．扩展乘积项 共享扩展乘积项 图 2-23 共享扩展乘积项结构 并联扩展乘积项 图 2-24 并联扩展项馈送方式