《EDA技术》课程教学资源（课件讲稿）第3章 VHDL基础

技术EDA第3章VHDL 基础

EDA 技 术 第3章 VHDL 基础

3.1 VHDL基本语法3.1.1组合电路描述amux21aay6sb图3-2mux21a结构体图3-1mux21a实体

3.1 VHDL 基本语法 3.1.1 组合电路描述 图3-1 mux21a实体 图3-2 mux21a结构体

3.1 VHDL基本语法3.1.1组合电路描述【例3-1】ENTITY mux21a ISPORT （a,b:INBIT;INBIT;s：Y : OUTBIT) ;ENDENTITYmux2la;OFmux21aISARCHITECTUREOneBEGIN10:bWHENs=ELSEy<=aENDARCHITECTUREone;

3.1 VHDL 基本语法 3.1.1 组合电路描述 【例3-1】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE b ; END ARCHITECTURE one ;

3.1 VHDL基本语法3.1.1组合电路描述【例3-2】ENTITY mux21aISPORT（a,b,s:INBIT;Y :OUT BIT);END ENTITY mux21a;ARCHITECTURE One OF mux21a ISSIGNAL d,e :BIT;BEGINd <= a AND(NOT S)e<= b ANDY<=dOR:se;ENDARCHITECTUREone

3.1 VHDL 基本语法 3.1.1 组合电路描述 【例3-2】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ; END ARCHITECTURE one ;

3.1 VHDL基本语法3.1.1组合电路描述【例3-3】ENTITY mux21a ISINPORT（a,b,s:BIT;Y : OUT BIT)END ENTITY mux21a;OF mux21aIsARCHITECTUREoneBEGINPROCESS(a,b,s)BEGIN-0-IFS=THENELSEy<=b;y<=a:ENDIF;ENDPROCESS;END ARCHITECTUREone

3.1 VHDL 基本语法 【例3-3】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = '0' THEN y <= a ; ELSE y <= b ; END IF; END PROCESS; END ARCHITECTURE one ; 3.1.1 组合电路描述

3.1 VHDL 基本语法3.1.1组合电路描述5.12us15.36us20.48us25.6us30.721Pps10.24 usName22.089688 us金B 1B6R0图3-3mux21a功能时序波形

3.1 VHDL 基本语法 图3-3 mux21a功能时序波形 3.1.1 组合电路描述

3.1 VHDL 基本语法3.1.2VHDL结构1.实体表达【例3-4】ISENTITYe namePORTdata type;portmCpname:pnamei : port midata_ type );ENDENTITY e name;

3.1 VHDL 基本语法 3.1.2 VHDL结构 【例3-4】 ENTITY e_name IS PORT ( p_name : port_m data_type; . p_namei : port_mi data_type ); END ENTITY e_name; 1. 实体表达

3.1VHDL基本语法2.实体名3.端口语句和端口信号名4.端口模式"IN""OUT"、"INOUT""BUFFER"5.数据类型

3.1 VHDL 基本语法 2. 实体名 3. 端口语句和端口信号名 4. 端口模式 “IN” 、 “OUT” 、 “INOUT” 、 “BUFFER” 5. 数据类型

3.1 VHDL基本语法6.结构体表达【例3-5】ARCHITECTURE arch name OF e nameIS【说明语句]BEGIN（功能描述语句）END ARCHITECTURE arch name

3.1 VHDL 基本语法 6. 结构体表达 【例3-5】 ARCHITECTURE arch_name OF e_name IS [说明语句] BEGIN (功能描述语句) END ARCHITECTURE arch_name ；

3.1 VHDL 基本语法7.赋值符号和数据比较符号IFaTHEN...--注意，a的数据类型必须是booleanIF (s1='0')AND(s2='1')OR(C<b+1) THEN.8.逻辑操作符AND（与）、OR（或）、NAND（与非）、NOR（或非）、XOR（异或）、XNOR（同或）和NOT（取反）BIT、BOOLEAN、STDLOGIC

3.1 VHDL 基本语法 7. 赋值符号和数据比较符号 IF a THEN . - 注意，a的数据类型必须是 boolean IF (s1='0')AND(s2='1')OR(c<b+1) THEN . 8. 逻辑操作符 BIT、BOOLEAN、STD_LOGIC AND(与)、OR(或)、NAND(与非)、NOR(或非)、 XOR(异或)、XNOR(同或)和NOT(取反)