《EDA技术》课程授课教案（讲稿）第4章 QUARTUS使用方法

第4章OUARTUS使用方法本课程的目标通过教学使学生了解QUARTUSII的特点，掌握在QUARTUSII软件平台上进行文本输入及仿真的基本方法，掌握设计项目的编译、模拟与仿真等常规操作技术。主要内容一、QUARTUSII概述二、QUARTUSI的基本操作步骤三、QUARTUSII实例演示一、QUARTUSII概述OUARTUSII是美国Altera公司提供的可用于可编程片上系统(SOPC)开发的综合开发环境，是进行SOPC设计的基础.集成环境包括以下内容：系统级设计，嵌入式软件开发，可编程逻辑器件(PLD)设计，综合，布局和布线，验证和仿真其应用方法与设计流程对于其他流行的EDA工具的使用具有一定的典型性和一般性。QUARTUSII的基本操作步骤、双击QuartusⅡI图标QuartusII主界面标题栏各项菜单同xQuartusI1AssignmentsPeocessina:ToolsWindowHekleBditViewBrojectOOeD品国画美助e校EntityCoapilation Hierarchy多种应用窗口项目向导窗口ALTERAAOUARTUSRoduleFI...%T..OVersion 4.2状态窗口iormmonhtlp:/www.ltera.com消息窗口AsystemAProcessing-

1 第 4 章 QUARTUS 使用方法 本课程的目标 通过教学使学生了解 QUARTUSII 的特点，掌握在 QUARTUSII 软件平台上 进行文本输入及仿真的基本方法，掌握设计项目的编译、模拟与仿真等常规操作 技术。 主要内容 一、QUARTUSII 概述 二、 QUARTUSII 的基本操作步骤 三、QUARTUSII 实例演示 一、QUARTUSII 概述 QUARTUSII 是美国 Altera 公司提供的可用于可编程片上系统(SOPC)开发的 综合开发环境,是进行 SOPC 设计的基础.集成环境包括以下内容:系统级设计,嵌 入式软件开发,可编程逻辑器件(PLD)设计,综合,布局和布线,验证和仿真. 其应用方法与设计流程对于其他流行的 EDA 工具的使用具有一定的典型性 和一般性。 二、 QUARTUSII 的基本操作步骤 双击 Quartus II 图标 Quartus II 主界面

File菜单的一个实例&Quartus1Fle EdiViewProject AssignmentsDNew...Ctri+Nopen...Ctrl+OdoseCtrlE4国 New Procject wzard...open Project..ConvertMAX±PLU5IIProject...Clcse ProjestsaveCErl-sSaveAs.SaveerrentRenortSectianAslCaveAllBlePropertes..>CreateUpdateExpertConvert Programino Files..IncudeReportSectiominPrintListPage SeuprBPrintPregjenBDint.CErp4Recent FilesARecent ProectsExitAlt+F4QuartusII主界面的一个实例-国xQuartus II-E:/qdesigns42/mydesigns/Adder/half_adder-half_adderEile Edit Vlew Broject Assignments Procacdirig Tools Window Lelehalf_adderx二口xP half adder.bdfEntityLogicCellFLEX6000:AUTO2(2)thalf_adderFHalfCoutHierarchyFlesPDesianUnitex0xComYodalFull ConpilationAnalysis&SyntheSVResourceUsagesSummarAnalysis&SymthesissSummaryUsageResourceI-FitterSettingsLogic cellsAssenbler100%HierarchyTotalconbinational functions2Timing AnalyzerTotal 4-input functionsmResourceUitillzTotal 3-input functionsEbEquations5Total 2-input functionsSourceFilesReTotal 1-input functionssmResorceLsaaTotal 0-input functions(ne4JTnfo-SystenProcessingMessage:0of55n

2 File 菜单的一个实例 Quartus II 主界面的一个实例

用户定制主界面选择命令Tools→Customize→在对话框中操作：CustomizexGeneralToolbarsConmandsTelLook&FeeChoosethepreferred look and feelfor the Quartus ll oftware.You can fully customizetheQuartus ll softwareregarclessofwhatyouchoosehereClickApplyand restartthe Quartus ll softwareforany change to takeeffect You can alsoclickApplywithout changingthe selectiontoresettothefactorydefaults@Quartus llApplyMAX+PLUSIIQuickmenusoff口Quartusllmenu:off口MAX+PLUSImenuBesetAll取消确定QuartusII设计流程编写VHDL程序（使用TextEditor）编译VHDL程序（使用Compiler）仿真验证VHDL程序（使用WaveformEditor,Simulator）进行芯片的时序分析（使用TimingAnalyzer）安排芯片管脚位置（使用FloorplanEditor）三、QUARTUSI实例演示开始一个新项目Project：项目，工程，设计Quartus2只对项目进行编译，模拟，编程.而不对单独的文件，除非把该文件设置为项目任何一项设计都是一个项目（Project），都必须为此项目建立一个放置与此项目相关文件的文件夹，如果各个设计都不加整理地放在默认的目录下，势必造成文件管理的混乱。此文件夹中不仅包括设计输入的源文件（.vhd），还包括编译过程中产生的一系列文件。此文件夹被默认为工作库（Worklibrary）。注意事项：对于一个设计，创建一个单独的目录，该目录的路径从根目录开始都必须是英文名称，任何一级目录都不能出现中文字样，且不能包含空格，否则在读文件时会发生错误；将设计的源文件（.vhd）放在对应的目录底下，编译等过程中产生的文件也就自动放在该目录下了。3

3 用户定制主界面 选择命令 Tools → Customize → 在对话框中操作： Quartus II 设计流程 编写 VHDL 程序（使用 Text Editor） 编译 VHDL 程序（使用 Compiler） 仿真验证 VHDL 程序（使用 Waveform Editor,Simulator） 进行芯片的时序分析（使用 Timing Analyzer） 安排芯片管脚位置（使用 Floorplan Editor） 三、QUARTUSII 实例演示 开始一个新项目 Project: 项目，工程，设计 Quartus2 只对项目进行编译，模拟，编程. 而不对单独的文件，除非把该文件设置为项目 任何一项设计都是一个项目（Project）,都必须为此项目建立一个放置与此项 目相关文件的文件夹，如果各个设计都不加整理地放在默认的目录下，势必造成 文件管理的混乱。此文件夹中不仅包括设计输入的源文件（.vhd），还包括编译 过程中产生的一系列文件。此文件夹被默认为工作库（Work library）。 注意事项： 对于一个设计，创建一个单独的目录，该目录的路径从根目录开始都必须是 英文名称，任何一级目录都不能出现中文字样，且不能包含空格，否则在读文件 时会发生错误； 将设计的源文件（.vhd）放在对应的目录底下，编译等过程中产生的文件也 就自动放在该目录下了

指定新项目的工作目录及名称：选择命令File→NewProjectWizard在对话框中操作NewProjectWizard:Directory,Name,Top-LevelEntityp.x（1）指定工作目录whtis heorkingdiectyforthis projec国Dyo_Designsladder（2）指定项目名称what isthenameot tisprojecn?holt_odder厦（3）本项目顶层Whatistheneameoftheyop-level designentyforthisproject?Thisnameis casesensitveandmustexsctlymatchtheentitynameinthedesign fileEntity名称holf_odderLise ExisingProject Setingsi建议顶层文件名与项层Entity同名：（4）点击Next建议顶层文件名与项目名称相同。2RBeekNext)Fintsh取消将本项目所需文件包含进来的窗口：区New Project Wizard: Add Files [page 2 of 6]Selectthedesignfilesandsoftwaresourcefilesyouwanttoinclude inyourproject.ClickAdd All to add alldesign files and software sourcefiles in theproject directoryNote:itisoptionaltoaddfiles hereunlessyouhavedesignflesnotcontained intheprojectdirectory,or files in which the file name is not the same as the entity name.AddFile name:AddAllFile.nameTypeFemovePropertiesUpDownIf your project includes libraries of custom functions, specify theilpathnames:User Library Pathnames...BackNextFinishCancel4

4 指定新项目的工作目录及名称： 选择命令 File→ New Project Wizard 在对话框中操作 将本项目所需文件包含进来的窗口： （1）指定工作目录 （4）点击 Next （3）本项目顶层 Entity名称 建议顶层文件名与顶层 Entity 同名； 建议顶层文件名与项目名称相同。 （2）指定项目名称

为本项目指定目标器件New Project Wizard:Family & Device SettingsXE（1）选择器件系列Selectthe family and device youwantto targetfor compilationMAX7000S豆EamilyTargetdeviceCAuto device selected bythe Fitterfrom the'Available devices'list（2）选择AutofoSpecificdevice selected in'Availabledevices'list或具体器件AvailabledevicesFiltersEPM7032SLC44-口AnyEPM7032SLC44-6Package:EPM7032SLC44-7口AnyPincountEPM7032SLI44-7EPM7032SLC44-10司AnySpeed grade:EPM7032STC44-5EPM7032STC44-6Core voltage:5.0VEPM7032STC44-7EPM7032ST144-7ShowAdvanced DevicesEPM7032STC44-10EPM7064SLC44-5（3）点击NextEPM7064SLC44-6Finish取消指定所需的第三方EDA工具xNew Project Wizard:EDA Tool Settings[page4of 5]Specifytheother EDAtools-inadditionto the Ouartus ll software-usedwiththeproject国FEDAdesignentry/synthesistool口FormatNotevailaleEDAsimulation tool:口FormatNotavailebleEDAfiming analysistool国口Formatotavailable点击Finish 或NextKyFinish联消5

5 为本项目指定目标器件 指定所需的第三方 EDA 工具 （1） 选 择 器 件 系 列 （ 2） 选 择 Auto 或 具 体 器 件 （3） 点 击 Next 点击 Finish 或 Next

设计的VHDL描述进入文本编辑器在OuartusII的主界面中选择菜单项File选择New或OpenNewOpenvY选择适当的目录选择VHDLFile+鼠标左键点击OK选择一个后缀为.vhd的文件+文本编辑器窗口出现文本编辑器窗口-xbo Vhdli.vhd1文件名后缀：VHDL:.vhd;Verilog:.V;.tdf.AHDL:在文本编辑器中利用VHDL模板选择Edit|InsertTemplate/VHDL（或点击鼠标右键）6

6 设计的 VHDL 描述 进入文本编辑器 文本编辑器窗口 文件名后缀： VHDL： .vhd； Verilog： .v； AHDL: .tdf。 在文本编辑器中利用 VHDL 模板 选择 Edit | Insert Template| VHDL（或点击鼠标右键 ） 在 QuartusⅡ的主界面中选择菜单项 File New Open 文本编辑器窗口出现 鼠标左键点击 OK 选择适当的目录 选择一个后缀为.vhd 的文件 选择 VHDL File 选择 New 或 Open

Insert Template+Showsyntax of.Templatesection.OKQuartus Il TelComponent Instantiation Statement-CancelTclConcurrent Procedure CallVerilog HDLConcurrent Signal Assignment StatementVHDIConditionalSignalAssignmentConstant DeclarationEntityDeclarationFor StatementFull Design: CounterFull Design:Flipflop（1）选择VHDLFull Design; Tri-State BufferGenerateStatement(ForGenerate)Generate Statement(If Generate)IfStatementLibraryClause（2）选择所需的VHDL模板OverallStructurePackage DeclarationAPrncadlureCall StatementPreviewV插入Entity模板后的文本编辑器窗口oVhdli.vhd*2ENTITYentity_name Is2GENERICLparameter nanestring I=default value:5default valueparameter nane:integer:-6);PORT0O: INinput name,_input_nameSTD LOGIC;10:INSTD LOGIC VECTOR(high DOWNTO1ow):input vector name11bidir name,bidir name:INOUT STD LOGIC;12:OUToutput name,output nameSTD LOGIC131;14 ENDentity_name;15-一公将带双下划线的虚拟标识符替换为用户自己的标识符4位加法器的VHDL代码7

7 插入 Entity 模板后的文本编辑器窗口 4 位加法器的 VHDL 代码 （1）选择 VHDL （2）选择所需的 VHDL模板 将带双下划线的虚拟标识符替换为用户自己的标识符

第1行LIBRARY ieee;USEieee.std logic_1164.ALL;第2行USEieee.std logic unsignedALL;-- operator'+" is overwrited in the packageENTITY Adder4 ISGENERIC（width：integer=4)定义一个类属参数width，其默认值为4PORT(a, b: IN std_logic_vector(width-1 DOWNTO 0),cin:IN std_ logic;cout:OUT std logic;Sum:OUT std logic_vector (width-1 DOWNTO 0)),END Adder4,Adder4ISARCHITECTUREbehavOFSIGNALtemp:std logic_vector(width DOWNTO O)BEGINtemp <=（'0'&a)+ b+ cin;cout <=temp (width)第20行sum<=temp(width-1DOWNTO0);第21行END behav,综合和编译编译前的准备工作QuartusII只对项目进行编译方法1：先借助于NewProjectWizard创建一个新项目，再创建设计输入文件（已介绍)。方法2：先建立设计输入文件，再将其设置为顶层文件，进一步确定其为项目。选择命令Project|SetasTop-LevelEntity。XQuartus I（1）选择CreateProjectDoyou wantto open,create,orconveproject?OpenProjectMoCreate ProjectCConventMAX+PLUS II Project（2）点击OKOKCancel8

8 综合和编译 编译前的准备工作 Quartus II 只对项目进行编译 方法 1：先借助于 New Project Wizard 创建一个新项目，再创建设计输入文件（已 介绍）。 方法 2：先建立设计输入文件，再将其设置为顶层文件，进一步确定其为项目。 选择命令 Project︱Set as Top-Level Entity。 LIBRARY ieee; - 第1 行 USE ieee.std_logic_1164.ALL; - 第2 行 USE ieee.std_logic_unsigned.ALL; - operator '+' is overwrited in the package ENTITY Adder4 IS GENERIC ( width : integer := 4 ); - 定义一个类属参数width，其默认值为4 PORT ( a, b: IN std_logic_vector ( width - 1 DOWNTO 0 ); cin: IN std_logic; cout: OUT std_logic; Sum: OUT std_logic_vector ( width - 1 DOWNTO 0 ) ); END Adder4; ARCHITECTURE behav OF Adder4 IS SIGNAL temp: std_logic_vector ( width DOWNTO 0 ); BEGIN temp <= ( ' 0 ' & a ) + b + cin; cout <= temp (width); sum <= temp ( width - 1 DOWNTO 0 ); - 第 20 行 END behav; - 第 21 行 （1）选择 Create Project （2）点击 OK

进入编译器选择命令Processing|CompilerTool，打开编译器窗口：ox5 Compiler ToolFitterAnalysis&SynthesisAssemblerTimingAnalyzerEDANetlistWniter100%0.%0x0%0%VO的OPOBbO爱ReponStartStop编译器包含5个主模块，可以连续运行5个模块，也可以单独运行某模块。编译器的5个主模块：分析和综合（Analysis&Synthesis）模块：把原始描述转化为逻辑电路，映射到所选定的可编程器件。装配（Fitter）模块：将前一步确定的逻辑元件在目标芯片上布局、布线；组装（Assembler）模块：形成编程文件；时序分析（TimingAnalyzer）模块；产生EDA工具网表（EDANetlistWriter）模块：目的是与其他EDA工具相衔接。本例为加法器的编译结果：Flor SunarYFlow StatusSuccessful-Tue Mar 18 21:17:102008Quartus I Version7.2Build15109/26/2007SJFuliVersionRevision Nameadder4Adder4Top-level Entity HameFamilyCyelone IIDeviceEP2C5F256C6Timing ModelsFinalYesMet timing requirementsTotal logic elements614608(<1%Total combinational functions6/4608(<1%)Dedicated logic registers0/4,608(0%)Total registers14/158(9%）)Total pinsTotal virtual pinsTotal memory bits0/119.808(0%)RmheaaeaMnltinlierg0/26(0%）-Total PLLs0720%)容易出现的错误：错将设计文件存入了根目录，并将其设定成工程，找不到工作库时，报错为Error:Can'topenVHDL“WORK"文件后缀名不是.vhd，在设定工程后编译时，报错为：Error: Linel, File e:lhalf_adderlhalf_adder.tdf.TDF syntax error...设计文件名与实体名不符时，如写成adder.vhd，编译时，报错为：Error:Linel,..VHDL Design File“adder.vhd " must contain...9

9 进入编译器 选择命令 Processing︱Compiler Tool ，打开编译器窗口： 编译器包含 5 个主模块，可以连续运行 5 个模块，也可以单独运行某模块。 编译器的 5 个主模块： 分析和综合（Analysis & Synthesis）模块：把原始描述转化为逻辑电路，映射到 所选定的可编程器件。 装配（Fitter）模块：将前一步确定的逻辑元件在目标芯片上布局、布线； 组装（Assembler）模块：形成编程文件； 时序分析（Timing Analyzer）模块; 产生 EDA 工具网表（EDA Netlist Writer）模块：目的是与其他 EDA 工具相衔接。 本例为加法器的编译结果： 容易出现的错误： 错将设计文件存入了根目录，并将其设定成工程，找不到工作库时，报错为： Error：Can’t open VHDL “WORK” 文件后缀名不是.vhd，在设定工程后编译时，报错为： Error：Line1，File e:\half_adder\half_adder.tdf:TDF syntax error. 设计文件名与实体名不符时，如写成 adder.vhd，编译时，报错为： Error:Line1,.VHDL Design File “adder.vhd“ must contain

发现并纠正VHDL代码中的错误：故意制造一个错误：例如将第20行末尾处的分号删除→重新编译；编译器将产生出错报告；点击确定。在消息窗口中找到第1条出错信息：它告诉我们与第21行的文字“end”相邻的地方缺少1个分号。鼠标双击该消息，文本编辑器中的出错位置被高亮度显示：纠正该错误→重新编译一→通过；本例说明出错消息的不准确性，应首先纠正第1个错误。o*******+***+******+**+*************+*********+**+******+*********+** Info:Running Quartus II Analysis & Symthesis Info:Conmand:quartus_map --import_settings_riles=on--export_settings_files=off adder4.-c adder4Error:Verilog HDL syntax error at adder4.vhd(21) near text "end:expecting证AInfo: Found o design units, including o entities,in source file adder4.vhd KXError:Quartus II Analysis & Symthesis wasunsuccessful.1 error,0 warningsXError:Processing ended:Sat 0ct29 22:27:20 2005x Error:Elapsed time:00:00:04第1条出错信息 Error:Quartus II Full Conpilation wasunsuccessful. 1 error,o warnings编译的成功为项目创建一个编程文件，能够保证了设计输入的基本正确性，不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。模拟验证：模拟前的准备工作：准备好网表（netlist）文件：如果准备进行功能模拟，在Analysis&Synthesis之后，使用命令ProcessingGenerateFunctional SimulationNetlist;如果准备进行时序模拟：则使用完整的编译命令准备好测试向量文件：用波形编辑器（Vector/WaveformEditor）画出输入信号的激励波形（即测试向量）；以波形文件形式保存（后缀为.vwf)。打开波形编辑器绘制测试向量波形：选择命令File|New→执行以下操作一打开波形编辑器窗口：（1）选择OtherFilesNewDevice Design Files SotworeFilesOtherFilesAHDL Include FileBlockSumholEilenFileFonl（2）选择VectorMFdeanntEilWaveformFiledefommVectorVave（3）点击OKYOKCancel10

10 发现并纠正 VHDL 代码中的错误： 故意制造一个错误：例如将第 20 行末尾处的分号删除 →重新编译； 编译器将产生出错报告 ； 点击确定。 在消息窗口中找到第 1 条出错信息：它告诉我们与第 21 行的文字“end”相邻的 地方缺少 1 个分号。 鼠标双击该消息，文本编辑器中的出错位置被高亮度显示； 纠正该错误 → 重新编译 → 通过； 本例说明出错消息的不准确性，应首先纠正第 1 个错误。 编译的成功为项目创建一个编程文件，能够保证了设计输入的基本正确性， 不能保证该项目的逻辑关系的正确性，也不能保证时序的正确性。 模拟验证： 模拟前的准备工作: 准备好网表（netlist）文件 ： 如果准备进行功能模拟，在 Analysis & Synthesis 之后，使用命令 Processing Generate Functional Simulation Netlist； 如果准备进行时序模拟：则使用完整的编译命令 准备好测试向量文件 ： 用波形编辑器（Vector / Waveform Editor）画出输入信号的激励波形（即测试向 量）； 以波形文件形式保存（后缀为.vwf）。 打开波形编辑器绘制测试向量波形: 选择命令 File|New→ 执行以下操作→|打开波形编辑器窗口： 第 1 条出错信息 （1）选择 Other Files （2）选择 Vector Waveform File （3）点击 OK