中国地质大学（武汉）：《电工与电子技术》课程教学资源（实验内容）实验十 组合逻辑电路

实验十组合逻辑电路(2学时) 1实验目的 1.掌握组合逻辑电路的功能测试。 2.验证半加器和全加器的逻辑功能。 3.学会二进制数的运算规律。 2实验原理 1.组合逻辑电路的分析方法。 2.用与非门和异或门构成的半加器、全加器的工作原理。 3.二进制数的运算。 3仪器设备 数字逻辑实验箱 一台 74LS00二输入端四与非门三片 74LS86 输入端四异或门一片 4实验内容与步骤 1.组合逻辑电路功能测试。 12 Ao 13 &山 1 12 G3 1 & G1 &3 Y1 2 G6 4 &6 Bo 5 1 G4 109 G2 4&6y2 2 8 12厂 11 Co 13 2 G5 图10-1组合逻辑电路 (1)用2片74LS00组成图10-1所示逻辑电路。为便于接线和检查，在图中要注明芯编号 及各引脚对应的编号

实验十 组合逻辑电路（2 学时） 1 实验目的 1．掌握组合逻辑电路的功能测试。 2．验证半加器和全加器的逻辑功能。 3．学会二进制数的运算规律。 2 实验原理 1．组合逻辑电路的分析方法。 2．用与非门和异或门构成的半加器、全加器的工作原理。 3．二进制数的运算。 3 仪器设备 数字逻辑实验箱 一台 74LS00 二输入端四与非门 三片 74LS86 输入端四异或门 一片 4 实验内容与步骤 1． 组合逻辑电路功能测试。 图 10-1 组合逻辑电路 （1） 用 2 片 74LS00 组成图 10-1 所示逻辑电路。为便于接线和检查，在图中要注明芯编号 及各引脚对应的编号

(2)图中A、B、C接电平开关，Y1,Y2接发光管电平显示。 (3)按表10-1要求，改变A、B、C的状态填表并写出Y1,Y2逻辑表达式. (4)将运算结果与实验比较 表10-1组合逻辑电路输入输出 输入 输出 A 0 Y Y2 0 0 0 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 0 1 2.测试用异或门(74LS86)和与非门组成的半加器的逻辑功能。 根据半加器的逻辑表达式可知，半加器Y是A、B的异或，而进位Z是A、B相与，故 半加器可用一个集成异或门和二个与非门组 成如图10-2。 =13 2 (1)在学习机上用异或门和与门接成以上电路。 B。 A、B接电平开关S。Y、Z接电平显示。 图10-2半加器电路 (2)按表9-2要求改变A、B状态，填表。 表10-2半加器电路实验结果 A 0 输入端 B 输出端 Z 3.测试全加器的逻辑功能 （1)写出图10-3电路的逻辑表达式。 (2)根据逻辑表达式列真值表。 (3)根据真值表面逻辑函数SC:的卡诺图

（2） 图中 A、B、C 接电平开关，Y1，Y2 接发光管电平显示。 （3） 按表 10-1 要求，改变 A、B、C 的状态填表并写出 Y1，Y2 逻辑表达式． （4） 将运算结果与实验比较． 表 10-1 组合逻辑电路输入输出 输入 输出 A B C Y1 Y2 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 2．测试用异或门(74LS86)和与非门组成的半加器的逻辑功能。 根据半加器的逻辑表达式可知，半加器 Y 是 A、B 的异或，而进位 Z 是 A、B 相与，故 半加器可用一个集成异或门和二个与非门组 成如图 10-2。 （1）在学习机上用异或门和与门接成以上电路。 A、B 接电平开关 S。Y、Z 接电平显示。 图 10-2 半加器电路 （2）按表 9-2 要求改变 A、B 状态，填表。 表 10-2 半加器电路实验结果 A 0 1 0 1 输入端 B Y 输出端 Z 3．测试全加器的逻辑功能 （1）写出图 10-3 电路的逻辑表达式。 （2）根据逻辑表达式列真值表。 （3）根据真值表面逻辑函数 Si Ci 的卡诺图

& X2 Aio Si 1 & 3 2 Ci-1 Ci 图10-3与非门组成的全加器电路 表10-3全加器电路实验结果 (a)Si (b)Ci B,C-1 B:Ci-1 00 01 11 10 00011110 Ai 0 Ai 0 (4)填写表10-4各点状态 表10-4与非门组成的全加器实验结果 A B Ci-1 Z X X2 X Si Ci 0 0 0 0 1 0 0 o 1 1 0 0 0 0 1 1 1 0 1 (5)按原理图选择与非门并接线进行测试，将测试结果记入表94，并与上表进行比较看 逻辑功能是否一致。 4.测试用异或、与或和非门组成的全加器的逻辑功能， 全加器可以用两个半加器和两个与门一个或门组成。在实验中，常用一块双异或门、一个 与或非门和一个与非门实现。 (1)画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。 (2)找出异或门、与或非门和与门器件按自己画出的图接线。接线时注意与或非门中不用的 与门输入端接地， 当输入端A、B及C-1为下列情况时，用万用表测昙S和C,的电位并将其转为逻辑状态填 入下表。 表10-5异或门组成的全加器实验结果 A C

图 10-3 与非门组成的全加器电路 表 10-3 全加器电路实验结果 (a) Si (b) Ci Bi Ci－1 00 01 11 10 Ai 0 1 （4）填写表 10-4 各点状态 表 10-4 与非门组成的全加器实验结果 Ai Bi Ci－1 Y Z X1 X2 X3 Si Ci 0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 1 1 1 1 （5） 按原理图选择与非门并接线进行测试，将测试结果记入表 9-4，并与上表进行比较看 逻辑功能是否一致。 4．测试用异或、与或和非门组成的全加器的逻辑功能， 全加器可以用两个半加器和两个与门一个或门组成。在实验中，常用一块双异或门、一个 与或非门和一个与非门实现。 (1) 画出用异或门、与或非门和非门实现全加器的逻辑电路图，写出逻辑表达式。 (2) 找出异或门、与或非门和与门器件按自己画出的图接线。接线时注意与或非门中不用的 与门输入端接地． 当输入端 Ai、Bi 及 Ci－1为下列情况时，用万用表测昙 Si 和 Ci 的电位并将其转为逻辑状态填 入下表。 表 10-5 异或门组成的全加器实验结果 Ai Bi Ci－1 Ci Si Bi Ci－1 00 01 11 10 Ai 0 1

0 0 0 0 0 0 0 1 1 0 0 0 0 1 1 0 1 1 Ai 0 0 0 1 输入端 Bi 0 0 1 1 0 0 1 1 Ci-1 0 1 0 1 0 0 1 Si 输出端 C 5实验报告要求 1. 整理实验数据，图表并对实验结果进行分析讨沦。 2.总结组合逻辑电路的分析方法

0 0 0 0 1 0 1 0 0 1 1 0 0 0 1 0 1 1 1 0 1 1 1 1 Ai 0 0 0 0 1 1 1 1 Bi 输入端 0 0 1 1 0 0 1 1 Ci－1 0 1 0 1 0 1 0 1 Si 输出端 Ci 5 实验报告要求 1．整理实验数据，图表并对实验结果进行分析讨沦。 2．总结组合逻辑电路的分析方法