《数字电子技术实验》课程教学资源（文献资料）14.Quartus II软件使用教程

QuartusI软件使用教程Altera公司的QuartusII软件是FPGA/CPLD开发集成环境，其界面友好，使用便捷。用户可以在QuartusII中实现整个数字集成电路的FPGA设计流程：设计输入、HDL综合、布局布线（适配）、仿真和下载测试等流程，提供了一种与结构无关的设计环境。QuartusII软件完成FPGA/CPLD设计所有阶段的流程如图1所示。Quartus I设计软件涵盖了从开发设计到器件实现所需要的全部功能设计输入包括基于模块的?设计、系统级设计和软件开发设计输人/RTL编码概念构想综合功能验证(RTL)·RTL功能仿真功耗分析·确认逻辑模型和数据流程遥辑综合布局布线调试·对于自标器件上实现逐辑回路所需的逻辑资源进行分配工作针对要求的领域与性能进行优化工程更改管理布局布线OUARTUS'E时序分析设计软件·把分配好的逻辅配置到器件里特定的位置m，根据领域与性能的约束条件实行布服布线·使用特定的布线资源时序逼近时序验证仿真·静态时序分析（内部时钟颈率，1/0时序）·确保达到要求的时序规格器件编程/片内调试编程和配置·将设计写人FPGA/CPLDCRO·将FPGACPLD安装于电路板上，以进行系统级的验证和调试置Altera芯片图1QuartusII设计流程QuartusII设计工具支持基于VHDL、VerilogHDLHDL逻辑综合器。可以利用第三方的综合工具如Synplify进行逻辑综合，也可以利用第三方的仿真工具如Modelsim进行仿真，其设定如图8所示。QuartusII提供了完整的多平台设计工具，能够直接满足各种特定设计的需要。为可编程芯片系统（SOPC）提供全面的设计环境，使用QuartusII内嵌的SOPCBuilder，配合NiosIIIDE集成开发环境，可以开发NiosII嵌入式软核处理器。QuartusII与MATLAB和DSPBui1der结合，可以进行基于FPGA的DSP系统开发，是DSP硬件系统实现的关键EDA工具。图形用户界面及设计流程1QuartusII软件为设计流程的每个阶段提供QuartusII图形用户界面。图2所示为QuartusII图形用户界面的功能。以下步骤描述了使用QuartusII图形用户界面的基本设计流程

Quartus II Quartus II Quartus II 软件使用教程 Altera 公司的 Quartus II 软件是 FPGA/CPLD 开发集成环境，其界面友好，使用便捷。 用户可以在 QuartusII 中实现整个数字集成电路的 FPGA 设计流程：设计输入、HDL 综合、 布局布线（适配）、仿真和下载测试等流程，提供了一种与结构无关的设计环境。Quartus II 软件完成 FPGA/CPLD 设计所有阶段的流程如图 1 所示。 图 1 Quartus II 设计流程 Quartus II 设计工具支持基于 VHDL、VerilogHDL HDL 逻辑综合器。可以利用第三方的 综合工具如 Synplify 进行逻辑综合，也可以利用第三方的仿真工具如 Modelsim 进行仿真， 其设定如图 8 所示。 Quartus II 提供了完整的多平台设计工具，能够直接满足各种特定设计的需要。为可 编程芯片系统（SOPC）提供全面的设计环境，使用 Quartus II 内嵌的 SOPC Builder，配合 Nios II IDE 集成开发环境，可以开发 Nios II 嵌入式软核处理器。Quartus II 与 MATLAB 和 DSP Builder 结合，可以进行基于 FPGA 的 DSP 系统开发，是 DSP 硬件系统实现的关键 EDA 工具。 1 图形用户界面及设计流程 Quartus II 软件为设计流程的每个阶段提供 Quartus II 图形用户界面。图 2 所示为 Quartus II 图形用户界面的功能。以下步骤描述了使用 Quartus II 图形用户界面的基本设 计流程。 设计输入 综 合 布局布线 时序分析 仿 真 编程和配置 置 功耗分析 调 试 工程更改管理 时序逼近 包括基于模块的 设计、系统级设 计和软件开发

1-量：/0费/数字电子技术实路（2011）/电扶数电实始证件/#接程交适灯/tr式ic-11..-回区菜单VsESe工作rafitJighccool60P0快捷jesntsoingoitamo_igkcond按钮kbmiiplieribraryieeTilitr indns+ Frject BavigateAtuae ieee.stdlogic_1164:al1agleatAeentity traffic_light_control ieBoie Eindrlt+1工程/notil SereaCtrl+tpareclk,energencykey:instd_logic431ad Ccasdle112导航std loaieaotoSHiwcheBFilePDesgnUnd:led_sel:outatdlogic_vector(2 hr ine alesausger2t3,D0TCopilaaend traffic_light_controlBstutsa/ Iigi Iratearchitecture behavoftraffie_lig任务人CotShr Indentatica GrideChunge langr1555780signalscan_olk,count_clk,temp_ke窗口sanael:etd loLenShn lhite Spuet16signaltenp_h,teap_l:std_iogic_veTeBeso消息AStnmAPoostsrgAEonsinhAinleAWerrgCacaWeng AEnSucusdAFig窗口图2QuartusII图形用户界面功能TaskB形式HDL编程器FilterAssembier(编Analysis & Synthesis编银（适配器）程文件汇编）日Compile Design（分析与综合）-Analysis &Synthesis...Fitter (Place& Route)Timing Analyzer-Assenbler (Generate progranning files)（时序分析器）Classic Timing Analysis设计输入综合或编辑适配器件下载D-EDA Netlist YriterFrogram Device (Open Programer)仿真图3QuartusII设计流程及task任务与EDA设计流程对照图图3所示的左边是QuartusII的task任务窗口，列出了设计分析与综合、适配、编程文件汇编、时序参数提取以及编程下载几个步骤。右边上排是QuartusII编译设计主控界面，显示了QuartusII自动设计的各主要环节和设计流程，包括输入编辑、设计分析与综合、适配、编程文件汇编、时序参数提取以及编程下载几个步骤，和软件的任务流程是一一对应的。图右边下排的流程框图QuartusII设计流程对照的标准的EDA开发流程。2QuartusII使用说明2.1创建工程（1）选择“File”菜单下的“NewProjectWizard”，打开新建项目指南（图4），完成新建工程的五项设定。点击“next”进入图5所示界面。XMeProject Fizard:IntroductioineEditYiew Broject assignentsD e....ThNewPrectWizayoucraleawojectandpeinaypoectetrsngCtrl+Hopen.Ctr1+0建立工程需完loseCtr1+F4O成的5项内容You can charoetheseltingsforanexistinDe rojet mizadesdrtheSengsdaogboxloaddfunctionalitytothepioiecOpen Project..Ctrl+JDont show me ifisinwoducion aganConvert MAI+PLIS II Project..Save FrojectClosg Project图4打开新建项目向导

图 3 Quartus II 设计流程及 task 任务与 EDA 设计流程对照图 图 3 所示的左边是 QuartusII 的 task 任务窗口，列出了设计分析与综合、适配、编程 文件汇编、时序参数提取以及编程下载几个步骤。右边上排是 QuartusII 编译设计主控界面， 显示了 QuartusII 自动设计的各主要环节和设计流程，包括输入编辑、设计分析与综合、适 配、编程文件汇编、时序参数提取以及编程下载几个步骤，和软件的任务流程是一一对应的。 图右边下排的流程框图 QuartusII 设计流程对照的标准的 EDA 开发流程。 2QuartusII QuartusII 使用说明 2.1 创建工程 （1）选择“File”菜单下的“New Project Wizard”，打开新建项目指南（图 4），完 成新建工程的五项设定。点击“next”进入图 5 所示界面。 菜单 快捷 按钮 工程 导航 任务 窗口 消息 窗口 工作 窗口 图 2 Quartus II 图形用户界面功能 图 4 打开新建项目向导 建立工程需完 成的 5 项内容

Ne Project izard: Direetory, Nane, Top-Level Entity Tpag...X此文件夹将被EDAWhat is the gorkiing drectocy for this.proiect?软件默认为工作库选择工程目录D-Vich(Work Library)。Vhat ie the name of this project?输入工程名称iah即编译、配置、仿Whatia the naforthisproject2ThitnameiscasesenabiveandmusFe0o真产生的所有文件顶层实体名称（默igh均在此文件夹中UeeExstngProectSettrgs认与工程名一致《BackHest>Finish取消图5创建工程图5中最上面一栏指示工作目录，缺省目录为QuartusII的安装目录，可单击最上面一栏右侧的“”按钮，找到或创建相应的工程文件夹。设置完后，单击“Next”按钮。（2）将设计文件加入工程。在图6中，最上面一栏“Filename”用于加入设计文件，可单击右侧的“...”按钮，找到相应的目录下的文件并加入。加入的文件可以有Graphic（.BDF、GDF）、AHDL、VHDL、VHDLHDL以及EDIF文件。单击“AddA11”按钮，将设定目录下的所有VHDL文件加入到此工程。设置完成后，单击“Next”按钮，进行目标芯片选择。4NowProject Vizard:Add Files Ipage 2 or blI design Hlee in thySelectthedesignfesyoueproect.CickAddAltoaddPLARSASpecilythepeatatUaerLbneBackHext>Pinssh取消图6在工程中加入所有相关文件（3）选择目标芯片。首先在“Family”栏中选择CycloneIII系列；然后在“Targetdevice”选项框中选择“Specificdeviceselectedin‘Availabledevices'list”,即选择一个确定的目标芯片。在这里，我们选择此系列的具体芯片EP3C16Q240C8。EP3C表示CycloneIII系列及此器件的规模：Q240表示PQFP240-pin封装；C8表示速度级别。可以通过图7所示窗口右边的“Filters”窗格“过滤”选择。选定目标器件后，单击“Next”按钮，进入EDA工具设定。NewPrasaetizardsily&Devsun Snttinga IpateSor Sl器件的封装、引脚、速度的过滤选择，-帮助用户快速查找dooe目标芯片图7选择目标芯片

图 5 中最上面一栏指示工作目录，缺省目录为 QuartusII 的安装目录，可单击最上面 一栏右侧的“.”按钮，找到或创建相应的工程文件夹。设置完后，单击“Next”按钮。 （2）将设计文件加入工程。在图 6 中，最上面一栏“File name”用于加入设计文件， 可单击右侧的“.”按钮，找到相应的目录下的文件并加入。加入的文件可以有 Graphic （.BDF、 .GDF）、AHDL、VHDL、VHDL HDL 以及 EDIF 文件。单击“Add All”按钮，将设定 目录下的所有 VHDL 文件加入到此工程。设置完成后，单击“Next”按钮，进行目标芯片选 择。 （3）选择目标芯片。首先在“Family”栏中选择 Cyclone III 系列；然后在“Target device”选项框中选择“Specific device selected in ‘Available devices’ list”， 即选择一个确定的目标芯片。在这里，我们选择此系列的具体芯片 EP3C16Q240C8。EP3C 表 示 Cyclone III 系列及此器件的规模：Q240 表示 PQFP 240-pin 封装；C8 表示速度级别。可 以通过图 7 所示窗口右边的“Filters”窗格“过滤”选择。选定目标器件后，单击“Next” 按钮，进入 EDA 工具设定。 图 6 在工程中加入所有相关文件 图 7 选择目标芯片 器件的封装、引脚、 速度的过滤选择， 帮助用户快速查找 目标芯片 选择工程目录 输入工程名称 顶层实体名称（默 认与工程名一致） 图 5 创建工程 此文件夹将被 EDA 软件默认为工作库 （Work Library）。 即编译、配置、仿 真产生的所有文件 均在此文件夹中

（4）选择第三方仿真器和综合器类型。默认选择QuartusII自带的仿真器和综合器，如果需要其他综合、仿真、时序分析的工具，在对应项选择。单击“Next”按钮后，工程设置统计列出了此项工程的相关设置情况，如图9所示。最后单击“Finish”按钮，结束该工程的设置，已经成功建立了工程。XNewProjectFizard:EDk Tool Settings Lpa;Hev Project Fizard:Sunary lpage 5 of 5]Specly the otheEDA tols--Intheunrtus IlsoftwaleclickFinish,thwahdwth.thefolowing.settinamProject directoryDesign Entry/5yritE-Auafic/ToolnaneanlightProjectnamelight--level design entity完成图4所列Numberoffiles addec0Numberofuseribrariesadded0出的5项内容SinudDeviceastignmentsFamily name.Cycilone llTool nameKNoneDeviceEP3C16Q2400:EDAtoolsTiming analysisTodl nameNone)-1.2VVCCINTyollage.Junction temperature tange:0-65图9建立工程的相关信息图8EDA工具设置2.2新建输入文件任何一项工程（Project），必须包含一个或以上的设计文件。打开QuartusII，选择“File”菜单下的“New”命令。在“New”窗口中的“DesignFiles”选项中选择“VHDLFile”（如图10所示）。然后在VHDL文本编辑窗中输入VHDL设计程序。数电实监理件/可编程bea+WelDHO新建快捷按钮-NewQuartus ProjecHEVOSDPC Buider SystemaAHDLFleEatisBkckDanarm/SchemaltieFileCyelee It:Er2C35reEDIFFieStateMachinMaineFHDLFITelSaF选择VHDL文件VHDLFIEmatjFikLCdPinhasFiAHerachyFies PDesiLocicAncherlrdetaceFiTaskicnalTapll LocicosFMenCaspilatinOtherFTaskEAHDLIncludeFieConpilDenigBlock SymbolFileChainDescription FilskodlysisSysDesignConstraintsFilFitterAsNarCassieTOKCancelnAHetl图10新建VHDL设计文件VHD1设计文件输入完毕后，选择“File”菜单下的“Save”命令或快捷按钮日，存放到工程目录下，保存类型选择VHDLFile（*.vhd*.VHDL），存盘文件名应与实体名一致。此时如图11所示

（4）选择第三方仿真器和综合器类型。默认选择 Quartus II 自带的仿真器和综合器， 如果需要其他综合、仿真、时序分析的工具，在对应项选择。单击“Next”按钮后，工程设 置统计列出了此项工程的相关设置情况，如图 9 所示。最后单击“Finish”按钮，结束该工 程的设置，已经成功建立了工程。 2.2 新建输入文件 任何一项工程（Project），必须包含一个或以上的设计文件。打开 Quartus II，选择 “File”菜单下的“New”命令。在“New”窗口中的“Design Files”选项中选择“VHDL File” （如图 10 所示）。然后在 VHDL 文本编辑窗中输入 VHDL 设计程序。 VHDl 设计文件输入完毕后，选择“File”菜单下的“Save”命令或快捷按钮 ，存放到工 程目录下，保存类型选择 VHDL File(*.vhd *.VHDL)，存盘文件名应与实体名一致。此时如图 11 所示。 图 9 建立工程的相关信息 完成图 4 所列 出的 5 项内容 图 8 EDA 工具设置 新建快捷按钮 选择 VHDL 文件 图 10 新建 VHDL 设计文件

买0uartu件II-：/0盘/数字电子技本实等（2011）/电炎数电实验课件/可编程_交通灯/ain2/量aim口区OeMa00400Mainvhdlibraryiee顶层实体名称、文d_logio_1164.alluseieee.stAs件名、实体名必须1.Pnrclk,key:instd_logio一致，才能保证是4rl,gl,yl,r2,g2,y2:out std logie,2Avoice:out std logic对当前设计文件进num:outstd logic_vector(6downto0AD10catn:out std_logic_vector(3 downto行编译、适配和仿3end Main;Cagilatian-真图11VHDL设计文件的保存及注意事项2.3编译及其设置在对工程进行编译前，确定选的且标芯片是否跟实际的芯片型号一致，如果在建立工程时已经选择好了目标芯片，所以就不需要这一步过程了（见图7）。如果想重新选择，可以单击“Assignments”菜单下的“Device.”，打开始图12所示的对话框，重新选择目标芯片。ettinga-AssigimentsProcessing Iools HindoySclttheaeorddevico Device.FertCloneVPins- Tining Analysis Settings..EDA Tol Settings.ErtedruSettings..Ctrl+Shift+E图12FPGA/CPLD器件选择QuartusII的编译器由一系列处理模块构成，这些模块完成对设计项目的检错、逻辑综合、结构综合、输出结果的编译配置、时序分析等功能。在这个过程中将设计项目适配至FPGA/CPLD目标器中，同时产生各种输出文件编译报告，包括器件使用统计、编译设置、RTL级电路显示、器件资源利用率、状态机的实现、方程式、延时分析结构、CPU使用资源等。编译器首先从工程设计文件间的层次结构描述中提取信息，包括每个低层文件中的错误信息，供设计者排除。然后将这些层次构建产生一个结构化的以网表文件表达的电路原理图文件，并把各层次中所有的文件结合成一个数据包，以便更有效地处理。在编译前，设计者可以通过各种不同的设置，指导编译器使用各种不同的综合和适配技术，以便提高设计项目的工作速度，优化器件的资源利用率。在编译过程中及编译完成后，可以从编译报告窗口中获得所有相关的详细编译结果，以利于设计者及时调整设计方案。这里我们启动全程编译，可以选择“Processing”菜单下的“StartCompilation”项，也可以单击工具栏上的快捷方式按钮（图13所示）

2.3 编译及其设置 在对工程进行编译前，确定选择的目标芯片是否跟实际的芯片型号一致，如果在建立工 程时已经选择好了目标芯片，所以就不需要这一步过程了（见图 7）。如果想重新选择，可 以单击“Assignments”菜单下的“Device.”，打开始图 12 所示的对话框，重新选择目标 芯片。 Quartus II 的编译器由一系列处理模块构成，这些模块完成对设计项目的检错、逻辑 综合、结构综合、输出结果的编译配置、时序分析等功能。在这个过程中将设计项目适配到 FPGA/CPLD 目标器中，同时产生各种输出文件编译报告，包括器件使用统计、编译设置、RTL 级电路显示、器件资源利用率、状态机的实现、方程式、延时分析结构、CPU 使用资源等。 编译器首先从工程设计文件间的层次结构描述中提取信息，包括每个低层文件中的错误信 息，供设计者排除。然后将这些层次构建产生一个结构化的以网表文件表达的电路原理图文 件，并把各层次中所有的文件结合成一个数据包，以便更有效地处理。 在编译前，设计者可以通过各种不同的设置，指导编译器使用各种不同的综合和适配技 术，以便提高设计项目的工作速度，优化器件的资源利用率。在编译过程中及编译完成后， 可以从编译报告窗口中获得所有相关的详细编译结果，以利于设计者及时调整设计方案。 这里我们启动全程编译，可以选择“Processing”菜单下的“Start Compilation”项， 也可以单击工具栏上的快捷方式按钮（图 13 所示）。 顶层实体名称、文 件名、实体名必须 一致，才能保证是 对当前设计文件进 行编译、适配和仿 真 图 11 VHDL 设计文件的保存及注意事项 图 12 FPGA/CPLD 器件选择

FilBhitWinFroustaeuntePrX完全编译按键DHAFMain0O完全编译Conpilation Report-F..oraasWCR分析与综合TE9.0.3ei14132:02/25/209SFullVersi布局布线siascy Fies PDesgEHECSRT2CTundTisiarBsddCoogilatia/20.256（（13）配置器件Tuko/33,216（5X）3321619/.415(48)Tata pin时序分析Tntvirtunpi0.840(0#)tmt.laliad a0/70104)EDABetlirtTriTad01410xFaa bwer编译结果：占用选择R器件的资源TypeIMele]thsscwladuoipinesidor18veaine编译产生的信息SystenProessing(9Eoho人Inlo人Wgg1)人Cacawg人Eno人Suecesed6)FlaMesssge:0at3555FarHelp,pressn图13通过工具栏快捷方式进行编译及其结果这里说的全程编译，包括图3方框内提到的QuartusII对设计输入的多项处理操作，如检错、数据网表文件提取、逻辑综合、适配、装配文件（仿真文件与编程配置文件）生成，以及基于目标器件的工程时序分析等。下面的“Processing”窗口会显示编译过程中的相关信息，如果发现整告和错误，会以蓝色和红色标记条显示。警告不影响编译通过，但是错误编译不能通过，必须进行修改。双击“Processing”栏中的错误显示条文，会在弹出的对应的VHDL文件中，光标指示到错误处。在对错误进行修改保存后，再次进行编译，直至排除所有错误。“CompilationReport”栏是编译报告项目选择菜单，单击其中各项，可以详细了解编译与分析结构。例如单击“FlowSummary”项，将在右栏显示硬件耗用统计报告，反映了当前所耗用硬件的相关信息。当前的工程共耗用了89个逻辑宏单元，共使用了19个引脚。2.4仿真对工程编译通讨之后，必须对其功能和时序进行仿真测试，以了解设计结果是否满足原设计要求。（1）打开波形编辑器。选择“File”菜单中的“New”项，在“New”窗口中选择“OtherFiles”中的“VectorWaveformFile”项，打开空白的波形编辑器，如图14所示。CQmartuLl-D:/light/licht-laghOXFOTSERAYtYnbartOOeXXH-XeemtNnSOPCBulerSEntityDesignFleCyelea II:EF23524Serershtdn164HeiacyFies]京TeikSbinstiomad Eunatioas28/33logeregister13/329/32FTypeaanockSymbolFch(a) elocked by elock "elktlag[o]"an1h5r61-reFo:Q4n,3wsrningsOKCancSyitan(2)AProcessing(61)人lnloAInlo(54)Warng 171Acancs/wawngAEnoruppressed (6] Flag /Messags:0 df206中图14新建波形编辑器

这里说的全程编译，包括图 3 方框内提到的 Quartus II 对设计输入的多项处理操作， 如检错、数据网表文件提取、逻辑综合、适配、装配文件（仿真文件与编程配置文件）生成， 以及基于目标器件的工程时序分析等。下面的“Processing”窗口会显示编译过程中的相关 信息，如果发现警告和错误，会以蓝色和红色标记条显示。警告不影响编译通过，但是错误 编译不能通过，必须进行修改。双击“Processing”栏中的错误显示条文，会在弹出的对应 的 VHDL 文件中，光标指示到错误处。在对错误进行修改保存后，再次进行编译，直至排除 所有错误。 “Compilation Report”栏是编译报告项目选择菜单，单击其中各项，可以详细了解 编译与分析结构。例如单击“Flow Summary”项，将在右栏显示硬件耗用统计报告，反映了 当前所耗用硬件的相关信息。当前的工程共耗用了 89 个逻辑宏单元，共使用了 19 个引脚。 2.4 仿真 对工程编译通过之后，必须对其功能和时序进行仿真测试，以了解设计结果是否满足原 设计要求。 （1）打开波形编辑器。选择“File”菜单中的“New”项，在“New”窗口中选择“Other Files”中的“Vector Waveform File”项，打开空白的波形编辑器，如图 14 所示。 完全编译按键 编译结果：占用选择 器件的资源 编译产生的信息 图 13 通过工具栏快捷方式进行编译及其结果 图 14 新建波形编辑器

（2)在波形编辑器中引入信号节点。在“Filter”框中选择“Pins:all”，然后单击“List”按钮，于是在下面的“NodesFound”窗口中出现了工程1ight中的所有端口引脚名，如果此时没有出现端口引脚名，则可以重新编译一下。用鼠标将我们需要仿真观察的信号拖到波形编辑窗口。把所有的端口引脚名全部拖入，点击“ok”按键，进入图17的界面窗口。操作过程如图15所示。4?61XeeO新建波形文件Waveloml.wfAA包by@CompilaionRepot:FlowSummay后进入该页面msster.TinsBur:12.525as:rointer:350psIntervd:-12.18asStsrt:End:免e口10.9.s20.9.nsE2-5054A在该栏空白处旭CutcoritFaCtlnc#员8单击鼠标右键culVPasts Speed打开右键菜单Bepet Fat.04aLetLasert Mede er lus.a选择待仿真的信号引脚Insert Hode or Bus点击lnsertNode orBus--ameD键后进入左图对话框INPUYTyoCancelYaluetype[9-LevelNodeEinderBodisBinoBus midth在下拉框中选择单击后进入Startindes未分配引脚后单下图对话框bnaty.count击List键Hode FindeXNamedALookinInchudenberaitinCanoelNodesFoundAssignmentsTAssigNamn白Node Pinder区NamedFiterPine:allCustormizLisrncludeubentitiesCancNodesFoundnlctedNodeAgsignmentsTarerkgTENalAacktlightickUrUnassignedIrE00000000UrnacaloredUnagsigoPonCSahi]SighiighedJUnaOigh2Dight[4redHAUnatSianedUncooghtliglJnas5gh17]Unalightlight[7Unstsigned图15仿真波形文件引入顶层文件端口操作过程

（2）在波形编辑器中引入信号节点。在“Filter”框中选择“Pins:all”，然后单击“List” 按钮，于是在下面的“Nodes Found”窗口中出现了工程 light 中的所有端口引脚名，如果 此时没有出现端口引脚名，则可以重新编译一下。用鼠标将我们需要仿真观察的信号拖到波 形编辑窗口。把所有的端口引脚名全部拖入，点击“ok”按键，进入图 17 的界面窗口。操 作过程如图 15 所示。 图 15 仿真波形文件引入顶层文件端口操作过程

（3）设置仿真时间区域。将仿真时间设置在一个比较合理的时间区域。选择“Edit”菜单中的“EndTime".”项，在弹出的窗口中的“Time”栏处输入“10”，单位选择“us”将整个仿真区域的时间设为10us，单击“OK”按钮，结束设置，如图16所示。EditYiew Eroject AssimmenEnd Tian区odC+3+zTimefo-iB-deCtr1+Y6 CotCtri+xT2Ba CopyCtr1+EasteOneOignatNan>X -1t.DeSeleetFindandReplacCtr1+GeoToInsertY-lus.GroupineTime Ear0CanceEnd Time.图16仿真时间设定（4）编辑输入波形。单击选中波形编辑窗口的时钟信号名“c1k1”，使之变成蓝色条，如图17所示有两种方法设置波形，第一种方法：再单击左列快捷赋值的时钟设置键@，第二种方法：点击鼠标右键，点击弹出菜单中“value”->”clock..”。将“clk”的周期设定为10ns，“Phase”相位设为默认为零，“Dutycycle”占空比设为默认值50%，根据设计需要对所有的输入信号均赋值。①波形腻值MateTimeBsra925msdPoer20peImevaaE8meSiatOpsEnd50us快捷按键Pr20.9.08AAB18风口特C低电平.0国Eust.国(O]高电平2PoletD.迎CSelect Eatira Yavufor TatervsXEX计数器yalueYeforCtrl+Alt+Str824Ctr1+Alt+0DFfaetrauping时钟Display PorgatUainitilitd rCtrl+Alt+uBedeFereing Unkaova Ctrl+AtrCtrI+ALttoFereing Lov (Q)Sraurwnd Baa Bit Ordu1+A1t+G(ITypeXe4-1447ntCtrl+ALyask.1fneeCUI+AL+LYeskLow)FropertiesCeI+tHYeak High (9)trses0001+67Crl+AltlCoetYeCUrI+AL+y8ASysteom(21APocesng AEmainloAinioAWarrgXCiedwsCUI+At+EMeage:0df20ehitrryVdueCUI+ALL+E+1+A+ErareitaCladk图17编辑波形文件设定好时钟信号后，在波形窗口中单击鼠标右键，选择“Zoom”菜单下的“FitinWindow”选项，或左侧工具栏上的按钮或按住ctr1键滚动鼠标滚轮，调整适当的观察比例。（5）设定数据模式。单击信号“1ight”旁边的“+”号，可以打开该信号的各个分量，查看信号的每一位。如果双击“+”号左边的信号标记或，可以打开信号格式设置的对话框，Clock如图19所示。Hode PropertierXTime tangoGeneralStart time:oPG.0DahNameOUTPUTLype一9-LevelaValue lype:FToBadiBinaly-10.0Ens-Perio一Bus widh:Difoet10.0Ens-Displaygray code counDutycyclecS03销定取消图18时钟设置窗口图19信号设置窗口

（3）设置仿真时间区域。将仿真时间设置在一个比较合理的时间区域。选择“Edit” 菜单中的“End Time.”项，在弹出的窗口中的“Time”栏处输入“10”，单位选择“us”， 将整个仿真区域的时间设为 10us，单击“OK”按钮，结束设置，如图 16 所示。 （4）编辑输入波形。单击选中波形编辑窗口的时钟信号名“clk1”，使之变成蓝色条， 如图 17 所示有两种方法设置波形，第一种方法：再单击左列快捷赋值的时钟设置键 ，第 二种方法：点击鼠标右键，点击弹出菜单中“value”——>”clock.”。将“clk”的周期 设定为 10ns，“Phase”相位设为默认为零，“Duty cycle”占空比设为默认值 50%，根据设 计需要对所有的输入信号均赋值。 ○1 ○2 设定好时钟信号后，在波形窗口中单击鼠标右键，选择“Zoom”菜单下的“Fit in Window” 选项，或左侧工具栏上的 按钮或按住 ctrl 键滚动鼠标滚轮，调整适当的观察比例。 （5）设定数据模式。单击信号“light”旁边的“+”号，可以打开该信号的各个分量， 查看信号的每一位。如果双击“+”号左边的信号标记 或 ，可以打开信号格式设置的对话框， 如图 19 所示。 图 18 时钟设置窗口 图 19 信号设置窗口 图 16 仿真时间设定 波形赋值 快捷按键 低电平 高电平 计数器 时钟 图 17 编辑波形文件

通过“Radix”窗口可以设置信号的格式。将信号“light”、设定为二进制“binary”（6）波形文件存盘。选择“File”菜单下的“Save”命令，或直接单击工具栏上的旦按钮，将仿真文件以顶层实体名命名“main.vwf”的波形文件存入工程文件夹中。（7）仿真器参数设计。选择“Assignment”菜单下的“Settings”项，在“Settings”窗口中左侧“Category”栏中选择“Simulatorsettings”项，打开如图20所示的窗口。在“Simulationmode”项目下选择“Functional”即功能仿真，在“Simulationinput”栏中，单击|按钮，找到并选择对应顶层实体的仿真激励文件“1main.vwf”。在“Simulationperiod”栏中选择“Runsimulationuntilallvectorstimuliareuse”即全程仿真。Settingn-ainXSelectsimudationopionseSnandFondionSimudationmode:FunctionalplationProcessSettingEorly TimingEstiSimulation jnput:Main.wfadd Muiple Fies.EARunsunlialyectorstimuiareuwanEniunnsErdsationat:-Glichfllering optione:Auto-SuriheMore Seltings...entFlaNanra图20仿真器参数设定（8）生成仿真功能网表。选中“Processsing”菜单下的“GenerateFunctionalNetlist”，直到出现“"，如图21所示。SimulationEocesing Tools Lindow MalpStopProoCtrltShifttcQuartus IIXStart CospilatiomCultl-l AnalyttFunctiomal Sinulation Hetlist Generation vas successful (5varningsCur+nt FilStart定Update Memory Initialirstion Pile@Compilation BeportCtr1+RStart Coupilatiom and SinulationCtrl+Shift+KGonerateFundnHetlistLStart SigulatiomCurl+ISialation RabegSiaulation BapestCtrl+ShifttR图21生成功能仿真网表（9）启动仿真器。选中“Processsing”菜单下的“StartSiulation”，或者直接单击工具栏上的快捷方式，直到出现“Simulationwassuccessful”对话框。（9）观察仿真结果，如图22所示。仿真波形文件“SimulationReport”通常会自动弹出。如果无法在窗口展开显示时间轴上的所有波形图，可以在仿真报告窗口中单击鼠标右键，选择“Zoom”项下的“FitinWindow”选项，并通过a按钮，或按住ctrl键，滚动

通过“Radix”窗口可以设置信号的格式。将信号“light”、设定为二进制“binary”。 （6）波形文件存盘。选择“File”菜单下的“Save”命令，或直接单击工具栏上的 按钮，将仿真文件以顶层实体名命名“main.vwf”的波形文件存入工程文件夹中。 （7）仿真器参数设计。选择“Assignment”菜单下的“Settings.”项，在“Settings” 窗口中左侧“Category”栏中选择“Simulator settings”项，打开如图 20 所示的窗口。 在“Simulation mode”项目下选择“Functional”即功能仿真，在“Simulation input” 栏中，单击 按钮，找到并选择对应顶层实体的仿真激励文件“lmain.vwf”。在“Simulation period”栏中选择“Run simulation until all vector stimuli are use”即全程仿真。 图 20 仿真器参数设定 （ 8）生成仿真功能网表。选中“Processsing”菜单下的“Generate Functional Simulation Netlist”，直到出现“”，如图 21 所示。 图 21 生成功能仿真网表 （9）启动仿真器。选中“Processsing”菜单下的“Start Siulation”，或者直接单击工 具栏上的快捷方式 ，直到出现“Simulation was successful”对话框。 （9）观察仿真结果，如图 22 所示。仿真波形文件“Simulation Report”通常会自动 弹出。如果无法在窗口展开显示时间轴上的所有波形图，可以在仿真报告窗口中单击鼠标右 键，选择“Zoom”项下的“Fit in Window”选项，并通过 按钮，或按住 ctrl 键，滚动

鼠标滚轮，调节波形的比例。通过观察的仿真波形，判断是否达到了预定的要求。图22仿真结构报告窗口2.5应用RTL电路图观察器QuartusII可实现硬件描述语言或网表文件（VHDL、VHDL、BDF、TDF、EDIF、VQM）对应的RTL电路图的生成。选择“Tools/NetlistsViewers”菜单下的“RTLViewer”项，可以打开工程顶层实体各层次的电路结构，如图23所示。双击图形中的有关模块，或者选择左侧各项，可逐层了解各层次的电路结构。对于较复杂的RTL电路，可以利用模块功能过滤器Filter简化电路。用鼠标右键单击目标模块，在弹出的下拉菜单中选择“Filter”【“Sources”或“Destinations”，由此产生相应的简化电路。asrtaz1I-D:/ligha/igkt-light-[kILWicwt]steaiaensing TelsLindv00SX10000500009adsFialn Balp更改样式Sapat.FowSunEnlRetSnwTLBmn EDA Sinlatin TealEm pA Tining kalysis TiodlPOnLmca m Sindation Libewy EopilerLamd lesig Spce EgplorerOTinQuest Tining hkalyzergdrisarsChip Plsmuar (loorplan ead Chip Etitar)Tesig Partitian Plaraes玫TeeBetlint Yiwars&State Badise YiererSigalpII Lagic AglyerTechalogy Mlap lieer Pest-lapine)mIn-Systes lesory Cntent Editer Techuologr llay ViewerLogicAalyzr Iterace Zdit图23综合后的RTL电路图2.6引脚锁定和下载验证工程编译仿真都通过后，就可以将配置数据下载到应用系统进行验证。下载之前首先要进行引脚锁定，保证设计实体的输入输出端口与实际的应用系统的硬件连接相吻合。打开“Assignments”菜单下的“Pins”命令，打开引脚锁定窗口，如图24所示，在对应管脚“Location”栏，双击鼠标产生的下拉菜单选取对应的引脚号。全部管脚配置完后，必须再编译适配一次，才能将引脚锁定信息应用到最终的下载文件中，此后就可以将编译好的SOF文件下载到实验系统的FPGA中去了

鼠标滚轮，调节波形的比例。通过观察的仿真波形，判断是否达到了预定的要求。 图 22 仿真结构报告窗口 2.5 应用 RTL 电路图观察器 Quartus II 可实现硬件描述语言或网表文件（VHDL、VHDL、BDF、TDF、EDIF、VQM）对 应的 RTL 电路图的生成。选择“Tools/Netlists Viewers”菜单下的“RTL Viewer”项，可 以打开工程顶层实体各层次的电路结构，如图 23 所示。 双击图形中的有关模块，或者选择左侧各项，可逐层了解各层次的电路结构。对于较复 杂的 RTL 电路，可以利用模块功能过滤器 Filter 简化电路。用鼠标右键单击目标模块，在 弹出的下拉菜单中选择“Filter”|“Sources”或“Destinations”，由此产生相应的简化 电路。 图 23 综合后的 RTL 电路图 2.6 引脚锁定和下载验证 工程编译仿真都通过后，就可以将配置数据下载到应用系统进行验证。下载之前首先要 进行引脚锁定，保证设计实体的输入输出端口与实际的应用系统的硬件连接相吻合。 打开“Assignments”菜单下的“Pins”命令，打开引脚锁定窗口，如图 24 所示，在对 应管脚“Location”栏，双击鼠标产生的下拉菜单选取对应的引脚号。全部管脚配置完后， 必须再编译适配一次，才能将引脚锁定信息应用到最终的下载文件中，此后就可以将编译好 的 SOF 文件下载到实验系统的 FPGA 中去了