长江大学：《数字电子技术实验》课程教学课件（PPT讲稿）9.简易频率计设计

综合实验：简易频率计设计、实验目的1、掌握多个数码管动态扫描显示的原理及设计方法。2、进一步了解时序电路的设计方法，掌握多位计数器相连的设计方法。3、掌握可编程设计的层次化设计方法，能熟练使用原理图方法从设计工程和库中调用元件，实现各元件的连接二、实验内容设计一个8位频率计，可以测量从1Hz到99999999Hz的信号频率。并将被测信号的频率在8个数码管上显示出来

综合实验： 简易频率计设计 设计一个8位频率计，可以测量从1Hz到99999999Hz的信号 频率。并将被测信号的频率在8个数码管上显示出来。 一、实验目的 二、实验内容 1、掌握多个数码管动态扫描显示的原理及设计方法。 2、进一步了解时序电路的设计方法，掌握多位计数器相连的 设计方法。 3、掌握可编程设计的层次化设计方法，能熟练使用原理图方 法从设计工程和库中调用元件，实现各元件的连接

三、实验原理采用一个标准的基准时钟，在单位时间（1秒）里对被测信号的脉冲数进行计数，即为信号的频率。整个系统分为5个模块：氵测频信号控制模块，计数模块，32位锁存器模块。（顶层框图待测信号显示模块计数锁存模块片选分频模块模块模块50MHZ时钟

整个系统分为5个模块：测频信号控制模块，计数模块，32 位锁存器模块。(顶层框图） 三、实验原理 采用一个标准的基准时钟，在单位时间（1秒）里对被测信号 的脉冲数进行计数，即为信号的频率。 50MHZ时钟 分 频 模 块 计数 模块 锁 存 模 块 显 示 模 块 待测信号 片选 模块

1FEN模块设计要求FEN功能模块fen将开发板的系统时钟5OMHZ进行分频得到0.5HZ的时钟频率，为计数模块提供clkclrq1s的闸门时间信号，时钟CLK为输入信号，分频后的结果Q输出。instCNT10功能模块2计数模块(CNT10)cnt10设计要求：十进制计数模块用于在单位时间中对输入信号的脉冲进行计数，该sigcq[3..0]clrcarry_out模块有一时钟使能端ENA，用于锁存计door数值。当高电平时计数允许，低电平时inst2禁止计数。（由8个CNT10组成）

1 FEN模块 设计要求 将开发板的系统时钟50MHZ进行分频得 到0.5HZ的时钟频率，为计数模块提供 1s的闸门时间信号，时钟CLK为输入信 号，分频后的结果Q输出。 FEN功能模块 2 计数模块 （CNT10) 设计要求：十进制计数模块用于在单位 时间中对输入信号的脉冲进行计数，该 模块有一时钟使能端ENA，用于锁存计 数值。当高电平时计数允许，低电平时 禁止计数。（由8个CNT10组成） sig clr door cq[3.0] carry _out cnt10 inst2 CNT10功能模块 clk clr q f en inst

LOCK功能模块（LOCK)3锁存模块lock设计要求：若已有32位BCD码存在于此模load块的输入口，在信号LOAD的下降沿即被锁dout[31..0]din[31..0]存到lock的内部，并由lock的输出端输出再由实验板上的7段译码器译成能在数码inst1管上显示输出的相应数值。sel4片选模块(SEL)clkdaout[3..0]设计要求：产生数码管的片选信号，将测rstcs[2..0]din[31..0]量值送到相应的数码管上显示。inst13（DISP）5显示模块dispd[3..0]q[6..0]设计要求：将计数值转换成相应的能在七段数码管上显示的值inst14

load din[31.0] dout[31.0] lock inst1 3锁存模块（LOCK) LOCK功能模块 设计要求：若已有32位BCD码存在于此模 块的输入口，在信号LOAD的下降沿即被锁 存到lock的内部，并由lock的输出端输出， 再由实验板上的7段译码器译成能在数码 管上显示输出的相应数值。 4片选模块（SEL) 设计要求：产生数码管的片选信号，将测 量值送到相应的数码管上显示。 clk rst din[31.0] daout[3.0] cs[2.0] sel inst13 5显示模块（DISP) 设计要求：将计数值转换成相应的能在七 段数码管上显示的值 d[3.0] q[6.0] disp inst14

部分代码如下elsif(clk'event and clk='i')then片选模块=if(sec=111")thensecdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaout<="xxxx";process(rst,clk)end case;beginend process;-if(rst='o')thenc3<=Seciend behav:sec<="000";

部分代码如下 1 片选模块

部分代码如下elsif(clk'event and clk='i')then片选模块=if(sec=111")thensecdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaoutdaout<="xxxx";process(rst,clk)end case;beginend process;-if(rst='o')thenc3<=Seciend behav:sec<="000";

部分代码如下 1 片选模块

显示模块isarchitecture disp arc ofdispbeginLIBKAKY leee;process(d)USE ieee.stdlogic 1164.ALL;beginUSE ieee.std logic unsigned.ALL一iscase dwhen"0000"=>ggggggggggg<="oo0000o"end case;end process;end disp arc;

显示模块

锁存模块（LOCK）输入信号频率模块（可任意改变）library ieee;LIBRARY ieee;USE ieee.std logic 1164.ALL;use ieee.std logic 1164.all;USE ieee.std logic unsigned.ALL;ENTITY fin ISentity lock isPORT一(port( load : in std logic)clk:in std logic;din : in std logic vector(31 downto 0);qiout std logicdout :out std logic vector(31 downto O)););END fin;end lock;architecture fin arc of fin is-architecture behay of lock isbegin一process(clk)beginvariable cnt:integer range 0 to 10000;--额率为2500Hzprocess (load,din)variable x:std logic;beginbeginif(load'event and load='o') thenif clk'event and clk-'1'thenif cnt<10000 thendout<=din;cnt:=cnt+1;end if;elseend process;cnt:=0;x:=not x;end behav;end if;end if;q<=x;end process;end fin arc;

锁存模块（LOCK) 输入信号频率模块（可任意改变）

顶层原理目中南市南中尚店PIN310.0

顶层原理图

引脚设定片选引脚：pin195，pin197，pin199数码管：pin187，pin185，pin183，pin181,pin176,pin174,pin171,clk: pin31---50MHZrst: pin74

◼ 引脚设定 ◼ 片选引脚： pin195 ，pin197，pin199 ◼ 数码管：pin187， pin185， pin183， pin181， pin176， pin174， pin171， ◼ clk：pin31-50MHZ ◼ rst：pin74