《数字电路与逻辑设计》课程教学资源（PPT课件讲稿）第四章 时序逻辑电路

第四章时序逻楫电路 ◆触发器 时序电路概述 ◆同步时序电路的分析 ◆同步时序电路的设计 ◆异步时序电路 ◆小结

触发器 第四章 时序逻辑电路 时序电路概述 同步时序电路的分析 同步时序电路的设计 异步时序电路 小结

第四章 时序逻辑电路 相关知识回顾： 组合电路：不含记忆元件、无反馈、输出与原来状态无关。 本章任务： 时序电路：含记忆元件、有反馈、输出与原来状态有关。 介绍基本记忆单元电路触发器，主要内容有电路结构、工 作原理和逻辑功能。 介绍时序电路的基本概念、组成结构、逻辑功能，时序电 路的分析方法与设计方法。 本章重点： 掌握触发器的逻辑功能，小规模时序电路的分析方法与 设计方法。 n

相关知识回顾： 组合电路：不含记忆元件、无反馈、输出与原来状态无关。 本章任务： 时序电路： 本章重点： 掌握触发器的逻辑功能，小规模时序电路的分析方法与 设计方法。 含记忆元件、有反馈、输出与原来状态有关。 介绍基本记忆单元电路触发器，主要内容有电路结构、工 作原理和逻辑功能。 介绍时序电路的基本概念、组成结构、逻辑功能，时序电 路的分析方法与设计方法。 第四章 时序逻辑电路

第一节触发器 令触发器 能够存储一位二进制信息的基本单元电路。 令触发器特点 1具有两个稳定状态,分别表示逻辑0和逻辑1。 2在输入信号作用下,可从一种状态翻转到另一种状态;在输 入信号取消后,能保持状态不变。 ◆触发器分类 按触发方式分:电位触发方式、主从触发方式及边沿触发方式。 按逻辑功能分:RS触发器、D触发器、JK触发器和T触发器

第一节 触发器 ❖ 触发器 能够存储一位二进制信息的基本单元电路。 ❖ 触发器特点 1.具有两个稳定状态，分别表示逻辑0和逻辑1。 2.在输入信号作用下，可从一种状态翻转到另一种状态；在输 入信号取消后，能保持状态不变。 ❖ 触发器分类 按触发方式分：电位触发方式、主从触发方式及边沿触发方式。 按逻辑功能分：RS触发器、D触发器、JK触发器和T触发器

一、基本RS触发器 (一)与非门构成的基本RS触发器 1.逻辑符号输入:Rn,SD输出:Q,Q 2组成结构 Rp=1,SD=1:Q=0,Q=1 Ro S 两个稳定状态: Rb=1,S=-1:Q=1,Q0 & & & 5为 输出不变 R Sp

RD、SD为1 输出不变 一、基本RS触发器 1 1 0 1 1 1 1 0 （一）与非门构成的基本RS触发器 2. 组成结构 两个稳定状态： 1. 逻辑符号 输入：RD，SD 输出：Q， Q RD=1，SD=1： Q=0，Q=1 RD=1，SD=1： Q=1，Q=0 & G1 Q RD & G2 Q SD Q Q RD SD R S & G1 Q RD & G2 Q SD

基本RS触发器 3.工作原理 Q G1 G2,G1 J1 G2 GI & & & & & & 0 0 ID Sp R S D R D R=0,SD=1:Q=1,Q=0 4特征表 Rp=1,SD=0:9=0,Q=1 D D R=0,S=0:Q=1,g=1,且不稳定101 0 RD=1,SD=1:Q,Q保持不变 RD、SD同时变 为1时,输出不稳 定

RD SD Q Q 0 1 0 1 1 0 1 0 0 0 不定（X） 1 1 不变 & G1 Q RD & G2 Q SD 一、基本RS触发器 4. 特征表 0 1 1 1 3. 工作原理 1 0 0 0 RD、SD同时变 为1时，输出不稳 定。 RD=0，SD=1： Q=1，Q=0 RD=1，SD=0： Q=0，Q=1 RD=0，SD=0： Q=1，Q=1，且不稳定 RD=1，SD=1： Q，Q 保持不变 0 1 1 0 & G1 Q RD & G2 Q SD & G1 Q RD & G2 Q SD

基本RS触发器 4.特征表 20 R D D 001 0 0 不定(X) R S 不变 Rp Sp RD:置0或复位端(低电平有效,逻辑符号上用圆圈表示。) S:置1或置位端(低电平有效) Q:触发器原端或1端。 Q:触发器非端或0端 通常将Q端状态作为触发器的输出状态

Q： 触发器原端或1端。 RD：置0或复位端（低电平有效，逻辑符号上用圆圈表示。） SD：置1或置位端（低电平有效） Q ：触发器非端或0端 通常将Q端状态作为触发器的输出状态。 一、基本RS触发器 RD SD Q Q 0 1 0 1 1 0 1 0 0 0 不定（X） 1 1 不变 4. 特征表 Q Q RD SD R S

基本RS触发器 5.特征方程 特征表 Qn诺图 Rd Sp 2n 2n+1输入同为0,输出不定。 0011001 置0有效,输业 00 置1有效,输 0 山yI n+1 输入同为1,输出不变。 QM=Sp+rDg Qn:原状态或现态 RD+Sp=1 Qn+1:新状态或次态 约束条件:输入信 号不能同时为零

RD SD Qn Qn+1 0 0 0 X 0 0 1 X 0 1 0 0 0 1 1 0 1 0 0 1 1 0 1 1 1 1 0 0 1 1 1 1 5. 特征方程 Qn+1卡诺图 特征方程 Qn ：原状态或现态 Qn+1：新状态或次态 输入同为1，输出不变。 特征表 一、基本RS触发器 输入同为0，输出不定。 置1有效，输出Q为1。 置0有效，输出Q为0。     + = + = + D D 1 1 D D R S Qn S R Qn 约束条件：输入信 号不能同时为零。 Qn RD SD 00 01 11 10 0 1 0 0 0 1 1 1 × × Qn+1

6.VHDL描述 基本RS触发器 ENTITY rsh Is PORT(r,s: IN bit; q, nq: OUT bit); 端口(输入输出) END sfm 定义 ARCHITECTURE rsff a OF rsff2 IS BEGIN PROCESS(r S VARIABLE State: bit: =0; BEG GIN 不定状态 ASSERT NOT (r=O AND S=0) 的描述 REPORT Both r and s=0' SEVERITY error 逻辑功能 IF r='l'AND S='l THEN state : =state; 的描述 ELSIF r='1' AND S=0 then state: ='1 ELSE state: =0' END IF 状态输出 9<= state nq<=Not( state); END PROCESS END rsff a;

ARCHITECTURE rsff_a OF rsff2 IS BEGIN PROCESS(r, s) VARIABLE state : bit :='0'; BEGIN END PROCESS ; END rsff_a; 6. VHDL描述 一、基本RS触发器 不定状态 的描述 逻辑功能 的描述 状态输出 ENTITY rsff2 IS PORT(r, s : IN bit; q, nq : OUT bit); END rsff2; ASSERT NOT (r='0' AND s ='0') REPORT "Both r and s ='0'" SEVERITY error; IF r='1'AND s='1' THEN state := state; ELSIF r = '1' AND s = '0' THEN state := '1'; ELSE state := '0'; END IF; q <= state ; nq <= NOT ( state ) ; 端口(输入/输出） 定义

基本RS触发器 (二)或非门构成的基本RS触发器 1.逻辑符号输入:R,S输出:Q,Q 2.组成结构 RD Sp 2n+ 3.特征表、特性方程 Q 0011 11 00 1 X R n+1 = s+ RDO D R OR D D D D DD 0

一、基本RS触发器 （二）或非门构成的基本RS触发器 2. 组成结构 1. 逻辑符号 输入：RD，SD 输出：Q， Q RD SD Qn+1 0 0 Qn 0 1 1 1 0 0 1 1 X 3. 特征表、特性方程     = + = + 0 D D 1 D D R S Qn S R Qn Q Q RD SD R S ≥1 G1 Q RD ≥1 G2 Q SD

第一部分:与非 门G1和G2构成基 基本RS触发器 (三)同本RS触发器 第二部分: 增加一个控制端,制触发器的状态随输入 与非门G 和G构成 1.电路组成与工作原理 控制电路 CP=0:状态保持 RS触发器输入端均为1。 & & 0 Q CP=1: R S=0,R=0: n+=0 IR C1 IS & & S=1,R=0:Qn+1=1 R CP S S-0,R=1:Qn+1=0 R S=1, R=1: ntX CP 符号: 输入端R、S通过与非门 作用于基本RS触发器

1. 电路组成与工作原理 CP=0：状态保持 增加一个控制端，控制触发器的状态随输入变化。 S=0，R=0：Qn+1=Qn S=1，R=0：Qn+1=1 S=0，R=1：Qn+1=0 S=1，R=1：Qn+1= X 输入端R、S通过与非门 作用于基本RS触发器。 CP=1： RS触发器输入端均为1。 一、基本RS触发器 （三）同步RS触发器 第一部分：与非 门G1和G2构成基 本RS触发器 第二部分： 与非门G3 和G4构成 控制电路 G2 S & G1 Q R & Q G3 S & G4 R & CP 1 1 符号： Q Q R S 1R 1S CP C1