南京邮电大学：《数字电路与系统设计》课程教学资源（PPT课件讲稿）第十一章 VHDL

第十一章VHDL

1 第十一章 VHDL

111概述 一、硬件描述语言(HDL) 可以描述硬件电路的功能、信号连接关 系及定时关系的语言。它可以比电原理图更 有效地表示硬件电路的特性。 TEeE(nstitute of Electrical and Electronics Engineers)的工业标准硬件描述语言: 1. VHDL: VHSIC Hardware Description Language VHSIC Very High Speed Integrated Circuit; 2. Verilog-HDL

2 一、硬件描述语言（HDL） 1.VHDL:VHSIC Hardware Description Language； VHSIC : Very High Speed Integrated Circuit； 2.Verilog-HDL 可以描述硬件电路的功能、信号连接关 系及定时关系的语言。它可以比电原理图更 有效地表示硬件电路的特性。 IEEE(Institute of Electrical and Electronics Engineers)的工业标准硬件描述语言: 11.1 概述

二、VHDL的发展概况 1.IEEE1076-1987(VHDL87) 2IEEE1164-1993(VHDL-93) ⅤHDL-93相对于ⅤHDL87没有什么大变化,主 要是增加了针对ⅤHDL模型的新的ⅤHDL命令 和属性

3 1.IEEE1076-1987(VHDL-87) VHDL-93相对于VHDL-87没有什么大变化，主 要是增加了针对VHDL模型的新的VHDL命令 和属性。 二、VHDL的发展概况 2.IEEE1164-1993(VHDL-93)

用VHDL设计硬件电路的过程 1行为描述:对整个系统的数学模型进行描述 在行为描述阶段并不真正考虑实际的操作、算V 法、用什么逻辑电路来实现,其目的是通过囧 对系统行为描述的仿真来发现设计中存在的 问题,检查该数学模型能否达到系统设计规 格书的要求

4 在行为描述阶段并不真正考虑实际的操作、算 法、用什么逻辑电路来实现，其目的是通过 对系统行为描述的仿真来发现设计中存在的 问题，检查该数学模型能否达到系统设计规 格书的要求。 1.行为描述 ：对整个系统的 数学模型进行描述。 三、用VHDL设计硬件电路的过程

2.RTL描述(寄存器传输描述或数据流描述) 系统只有采用RTL方式进行描述,才能导出系 统的逻辑表达式,才能进行逻辑综合,从 而得到具体的逻辑器件。 3逻辑综合 利用逻辑综合工具,将RTL描述的程序转换成 用基本逻辑元件(宏单元)表示的文件(门 级网表、原理图)。即把布尔函数转换为门 并实现最小化

5 3.逻辑综合 利用逻辑综合工具，将RTL描述的程序转换成 用基本逻辑元件（宏单元）表示的文件（门 级网表、原理图）。即把布尔函数转换为门 并实现最小化。 2.RTL描述（寄存器传输描述或数据流描述） 系统只有采用RTL方式进行描述，才能导出系 统的逻辑表达式，才能进行逻辑综合，从 而得到具体的逻辑器件

规格设计 行为级描述 行为级仿真 RTL级描述 RTL级仿真 逻辑综合 「门级仿真、定时检查 输出门级网表 用VHDL设计系统硬件的过程

6 用VHDL设计系统硬件的过程 规格设计 行为级描述 行为级仿真 RTL级描述 RTL级仿真 逻辑综合 门级仿真、定时检查 输出门级网表

11.2、VHDL基本构件 实体( Entity):描述所设计的系统的外部接口 信号; 构造体( Architecture):描述系统内部的结构 和行为,即电路的具体描述; 包集合( Package):存放各设计模块都能共享圄 的数据类型、常数和子程序等; 配置( Configuration):用于从库中选取所需 单元来组成系统设计的不同版本 库( Library):存放已经编译的实体、构造体、 包集合和配置;

7 11.2、VHDL基本构件 实体（Entity）：描述所设计的系统的外部接口 信号； 构造体（Architecture）:描述系统内部的结构 和行为,即电路的具体描述； 包集合（Package）:存放各设计模块都能共享 的数据类型、常数和子程序等； 配置（Configuration） :用于从库中选取所需 单元来组成系统设计的不同版本； 库（Library） :存放已经编译的实体、构造体、 包集合和配置；

1.实体( Entity 用来定义实体与外部的连接关系以及需传给实 体的参数 ENTITY实体名IS GENERIC(类属表)-将信息参数传输给实体 PORT(端口表)-实体的输入输出信号及其模式 END实体名;

8 1.实体（Entity） ENTITY 实体名 IS GENERIC(类属表) --将信息参数传输给实体 PORT(端口表) --实体的输入输出信号及其模式 END 实体名； 用来定义实体与外部的连接关系以及需传给实 体的参数

端口模式 模式 含 义 输入 OUT 输出(构造体内部不能再使用) INOUT 双向 BUFFER输出(构造体内部可再使用 LINKAGE 不指定方向,无论哪一个方向都可连接, 只用在文档中。 ③类型指定:在逻辑电路设计中,常用BI和 BIT VECTOR两种

9 端口模式 模 式 含 义 IN 输入 OUT 输出（构造体内部不能再使用） INOUT 双向 BUFFER 输出（构造体内部可再使用） LINKAGE 不指定方向，无论哪一个方向都可连接， 只用在文档中。 ③类型指定：在逻辑电路设计中，常用BIT和 BIT_VECTOR两种

Black-box p[7,0]q[7,0 Rst Co CLK 例1:对 Black-B0x实体的描述 ENTITY Black Box s PORT(rst, clk:IN std logic, d: IN std logic vector(7 DOWNTO 0); g: BUFFER std logic_ vector(7 DOWNTo O) Co: OUT std logic); END Black Box 10

10 例1: 对Black-Box实体的描述 ENTITY Black_Box IS PORT(rst,clk:IN std_logic; d:IN std_logic_vector(7 DOWNTO 0); q:BUFFER std_logic_vector(7 DOWNTO 0) co:OUT std_logic); END Black_Box; D[7,0] q[7,0] Rst co CLK Black-box