电子科技大学：《电子设计自动化技术》课程教学资源（讲义课件）第二章 VHDL程序的基本结构

esTc 设计中 电子设计自动化技术 教师:李平教授(博导) Email: pliQuestc. edu. cn Te:83201794 2005年5月

设计中心 电子设计自动化技术 教师：李平教授（博导） Email: pli@uestc.edu.cn Tel: 83201794 2005年5月

esTc 设计中 电子设计自动化技术 第二章 VHDL程序的基本结构

设计中心 电子设计自动化技术 第二章 VHDL程序的基本结构

esTc 设计中 本章要点 对里朋程序的宏观结构有一个明确 的概念性认识 认识奥俸、构造俸的基本格式 理解实体、构造体在ⅦD程序中的 基本功能 能够尝试编写简单的ⅥHD程序

设计中心 本章要点 • 对VHDL程序的宏观结构有一个明确 的概念性认识； • 认识实体、构造体的基本格式 • 理解实体、构造体在VHDL程序中的 基本功能 • 能够尝试编写简单的VHDL程序

esTc 设计中 VHDL程序组成部分及其功能 实体( Entity))y 构造体( Architecture 要新编写的程序单元 VHDL程序 配置( Configuration 包集合2oage 设计共享部分,已经编写 库 Library) 的程序单元

设计中心 VHDL程序组成部分及其功能

esTc 设计中 VHDL程序组成部分 ●实体用于描述所设计的系统的外部接口信号 ●构造体用于描述系统内部的结构和行为; ●配置用于从库中选取不同单元(器件)来组成系 统设计的不同版本; ●包集合存放各设计模块都能共享的数据类型、常 数和子程序等; ◎库存放已经编译了的实体、构造体、包集合和配 置。库可由系统工程师生成或由ASIC芯片商提供, 以便在设计中共享

设计中心 VHDL程序组成部分 ●实体用于描述所设计的系统的外部接口信号； ●构造体用于描述系统内部的结构和行为； ●配置用于从库中选取不同单元（器件）来组成系 统设计的不同版本； ●包集合存放各设计模块都能共享的数据类型、常 数和子程序等； ●库存放已经编译了的实体、构造体、包集合和配 置。库可由系统工程师生成或由ASIC芯片商提供， 以便在设计中共享

esTc 设计中 基本设计单元的构成 VHDL 实体——规定设计单元的输入输出接口信号和引脚 程序基本设计单元 构造体—一定义设计单元的具体构造 实体和构造体两部分组成了VHDL的基本设计单元: 实体部分规定设计单元的输入输出接口信号和引脚; 构造体部分定义设计单元的具体构造或功能(行为)

设计中心 基本设计单元的构成 实体和构造体两部分组成了VHDL的基本设计单元: ¾ 实体部分规定设计单元的输入输出接口信号和引脚； ¾ 构造体部分定义设计单元的具体构造或功能（行为）

VHDL描述的总体结构 Package Generics Entity Architecture Architecture Architecture (Data Flow) (Behavioral) (structural) oncurrentConcurrent Process tatements Statements Sequential Statements

VHDL描述的总体结构

esTc 设计中 VHDL程序的基本构成格式 LⅠ BRARY正EE;(库名) 指定所用庳及说明使用 USE IEEE STD LOGIC 1164.ALL 库中哪一个包集合 包集合名全部 ENTITY实体名Is 实体说明 END实体名; 实体声明完毕 ARCHITECTURE构造体名OF实体名IS 构造体说明 END构造体名;

设计中心 VHDL程序的基本构成格式

esTc 设计中 VHDL程序的基本构成格式说明 ●实体说明和构造体说明合在一起构成是VHDL 的基本设计单元 ●而基本设计单元配上库说明即构成VHDL基本 格式。 ●建议:初学者首先使用TEE库, IEEE STD Logic164包。初学者所调用的资 源一般不会超出 HEEE STD Logic1164包的范 围,而且所有的VHDL编译工具都带有E库, IEEE STD Logic164包

设计中心 VHDL程序的基本构成格式说明 ●实体说明和构造体说明合在一起构成是VHDL 的基本设计单元。 ●而基本设计单元配上库说明即构成VHDL基本 格式。 ●建议：初学者首先使用 IEEE库， IEEE.STD_Logic_1164包。初学者所调用的资 源一般不会超出IEEE.STD_Logic_1164包的范 围，而且所有的VHDL编译工具都带有IEEE库， IEEE.STD_Logic_1164包

esTc 设计中 实体的结构 ENTITY实体名IS [类属参数说明]; [端口说明]; END实体名; 在ⅤHDL中,实体说明单元是一个独立的完整的语言模块。 实体说明单元必须按照上述结构来编写,即:实体说明单 元应以语勻“ ENTITY实体名IS”开始,以语句"END实体 名;”结束

设计中心 实体的结构 ENTITY 实体名 IS [类属参数说明]； [端口说明]； END 实体名； 在VHDL中，实体说明单元是一个独立的完整的语言模块。 实体说明单元必须按照上述结构来编写，即：实体说明单 元应以语句“ENTITY 实体名 IS ”开始，以语句“END 实体 名 ；”结束