电子科技大学：《电子设计自动化技术》课程教学资源（讲义课件）第一章 作业讲评

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esTc 设计中 第一章作业 1. Top Down设计方法主要包括哪几个层 次?分别包含什么内容? 2.什么是P核?学习VHDL与掌握IP核技 术的关系是什么? 7.FPGA/CPLD的主要优缺点是什么? ASC的主要优缺点是什么?

设计中心 第一章作业 1. Top_Down设计方法主要包括哪几个层 次？分别包含什么内容？ 2. 什么是IP核？学习VHDL与掌握IP核技 术的关系是什么？ 7. FPGA/CPLD的主要优缺点是什么？ ASIC的主要优缺点是什么？

esTc 设计中 Top_DoWn设计流程 行为级描述 RTL级描述 逻辑综合 物理实现

设计中心 Top_Down设计流程 行为级描述 RTL级描述 逻辑综合 物理实现

esTc 设计中 第一章作业 1.Top_Down设计方法主要包括哪几个层 次?分别包含什么内容? 2.什么是IP核?学习VHDL与掌握IP核技 术的关系是什么? 7. FPGA/CPLD的主要优缺点是什么? ASC的主要优缺点是什么?

设计中心 第一章作业 1. Top_Down设计方法主要包括哪几个层 次？分别包含什么内容？ 2. 什么是IP核？学习VHDL与掌握IP核技 术的关系是什么？ 7. FPGA/CPLD的主要优缺点是什么？ ASIC的主要优缺点是什么？

esTc 设计中 IP核,即知识产权核,或称智核( IP Core, Intellectual Property core)o What is ip ip is short for Intellectual Property, More specifically, it is a block of logic that can be used in making ASiC s and FPGA S. Examples of IP Cores are UART S. CPU S. Ethernet Controllers PCⅠ Interfaces,etc ( Universal asynchronous Receiver Transmitter通用异步收发机) ⅥDL是形成IP核的重要基础之

设计中心 • IP核，即知识产权核，或称智核（IP Core, Intellectual Property Core）。 • What is IP ? IP is short for Intellectual Property. More specifically, it is a block of logic that can be used in making ASIC's and FPGA's. Examples of "IP Cores" are, UART's, CPU's, Ethernet Controllers, PCI Interfaces, etc. （Universal Asynchronous Receiver Transmitter 通用异步收发机） • VHDL是形成IP核的重要基础之一

esTc 设计中 第一章作业 1.Top_Down设计方法主要包括哪几个层 次?分别包含什么内容? 2.什么是P核?学习VHDL与掌握IP核技 术的关系是什么? 7. EPGACPLD的主要优缺点是什么? ASIC的主要优缺点是什么?

设计中心 第一章作业 1. Top_Down设计方法主要包括哪几个层 次？分别包含什么内容？ 2. 什么是IP核？学习VHDL与掌握IP核技 术的关系是什么？ 7. FPGA/CPLD的主要优缺点是什么？ ASIC的主要优缺点是什么？

esTc 设计中 FPGA/CPL的优点 ①.资金投入小、风险小 ②.开发周期湎面市时间( Time to market)短 ③.改动灵活④.易学易用 FPGA/CPLD的缺点 ①.芯片成本高、价格贵②.嵌入电路困难 ·ASIC的优点 」①.价格优势②.频率优势(性能优势)③.嵌入优势 ASIC的缺点 ①.资金投入大。②.研发投片制作具有一定的失败风险。 ③.面市时闰较长。④.改动困难

设计中心 • FPGA/CPLD的优点 ①. 资金投入小、风险小 ②. 开发周期/面市时间(Time to Market)短 ③. 改动灵活 ④. 易学易用 • FPGA/CPLD的缺点 ①. 芯片成本高、价格贵 ②. 嵌入电路困难 • ASIC的优点 ①. 价格优势 ②. 频率优势（性能优势） ③. 嵌入优势 • ASIC的缺点 ①. 资金投入大。 ②. 研发投片制作具有一定的失败风险。 ③. 面市时间较长。 ④. 改动困难

esTc 设计中 第二章作业 4.试用VHDL程序设计一个三输入与门。 5.试用VHDL程序设计一个四输入或门

设计中心 第二章作业 4. 试用VHDL程序设计一个三输入与门。 5. 试用VHDL程序设计一个四输入或门

esTc 设计中 三输入与门 ENTITY and3 IS pOrt(a, b, c: IN BIT g: OUT BIT); END and 3 ARCHitECtURE arch of and3 IS BEGIN g(= a and b AND C; End arch:

设计中心 三输入与门 ENTITY and3 IS PORT (a,b,c : IN BIT ； q : OUT BIT) ； END and3 ； ARCHITECTURE arch OF and3 IS BEGIN q <= a AND b AND c； END arch；

esTc 设计中 四输入或门 ENTITY or4 is PORt(a, b, c, d: IN bIT q: OUT BIT); NDOr生 ARCHITECTURE arch of or4 is BEGIn g=a or b oR C OR d; END arch

设计中心 四输入或门 ENTITY or4 IS PORT (a,b,c,d : IN BIT ； q : OUT BIT) ； END or4 ； ARCHITECTURE arch OF or4 IS BEGIN q <= a OR b OR c OR d； END arch；