吉林大学：《数字逻辑电路》课程教学资源（PPT课件讲稿）第六章 同步时序逻辑电路 6.4 集成计数器

64集成计数器 集成计数器具有功能较完善、通用性强、功 耗低、工作速率高且可以自扩展等许多优点,因 而得到广泛应用。目前由TTL和CMOS电路构成 的MSI计数器都有许多品种,表中列出了几种常 用TTL型MSI计数器的型号及工作特点

6.4 集 成 计 数 器 集成计数器具有功能较完善、通用性强、功 耗低、工作速率高且可以自扩展等许多优点，因 而得到广泛应用。 目前由TTL和CMOS电路构成 的MSI计数器都有许多品种， 表中列出了几种常 用TTL型MSI计数器的型号及工作特点

常用TTL型MSI计数器 类型 名称 型号 预置 清0 工作频率 /MHz 二一五一十 74LS90异步置9高 异步高 74LS290异步置9高异步高 异步计数器 进制计数器 74LS196异步低 异步低 30 八一十六 74L28无 异步高 进制计数器 74LS197 异步低 异步低 30 双四位二进制计数器 74LS393 无 异步高 十进制计数器 74LS160 同步低 异步低 74LS162 同步低 同步低 25 十进制加/减计数器 74LS190异步低 74LS168 同步低 无无 同步计数器 步十进制加/减计数器双时钟)74Ls92 异步低 异步高 四位二进制计数器 74LS161同步低 异步低 74Ls163 同步低 同步低 55555 四位二进制加/减计数器 74LS169 同步低 无 74LS191异步低 20 四位二进制加/减计数器 (双时钟) 74LS193 异步低 异步高

常用TTL型MSI计数器

641二进制计数器 1.同步集成计数器74LS161 74LS161是模24(四位二进制)同步计数器,具有计数、 保持、预置、清0功能,其逻辑电路及传统逻辑符号分别 如下图(a)、(b)所示。它由四个JK触发器和一些控制门组 成,Q、Qe、QB、QA是计数输出,b为最高位。 OC为进位输出端,O= OD2C2BOAT,仅当T=1且计数 状态为11,O才变高,并产生进位信号

1. 同步集成计数器74LS161 74LS161是模2 4 (四位二进制)同步计数器，具有计数、 保持、 预置、清0功能，其逻辑电路及传统逻辑符号分别 如下图 (a)、 (b)所示。它由四个JK触发器和一些控制门组 成，QD、QC、QB、QA 是计数输出，QD 为最高位。 OC为进位输出端，OC =QDQCQBQAT，仅当T=1且计数 状态为1111时，OC才变高，并产生进位信号。 6.4.1 二进制计数器

LD 74LS161计数器 R elIK (a)逻辑图; (b)传统逻辑符号 」lJ (MSB) C Cr A B C D LD 计数脉冲 &1J 扫图 R 计数器计数时:Cr=LD=1, r P7=1,在CP作用下计数器正 DCI 常计数,低位为全1时翻转, &ik 否则保持。当尸、7中有一个 为低时,各触发器J、K为0, 计数器处于保持状态

& C1 1K R 1J & & ≥1 & & C1 1K R 1J & & ≥1 & & C1 1K R 1J & & ≥1 & & C1 1K R 1J & & ≥1 & & & & & & T P D 1 Cr C 1 CP 计数脉冲 B A 1 LD QA QB QC QD OC (a) (b) QA QB QC QD P CP A B C D T 74161 Cr LD OC (MSB) 74LS161 (a) 逻辑图； (b) 传统逻辑符号 计数器计数时：Cr=LD=1， PT=1，在CP作用下计数器正 常计数，低位为全1时翻转， 否则保持。当P、T中有一个 为低时，各触发器J、K为0， 计数器处于保持状态

CP为计数脉冲输入端,上升沿有效。 C为异步清0端,低电平有效,只要Cr=0,立即有 LDQceBs0000,与CP无关 LD为同步预置端,低电平有效,当C=1,LD=0,在CP 上升沿来到时,才能将预置输入端D、C、B、A的数据送至 输出端,即 ODOceBQ=DCBA T为计数器允许控制端,高电平有效,只有当 CFLD=1,P7=1,在CP作用下计数器才能正常计数。当P T中有一个为低时,各触发器的J、K端均为0,从而使计数 器处于保持状态。P、T的区别是7影响进位输出Oc,而P则 不影响Oc

CP为计数脉冲输入端，上升沿有效。 Cr为异步清0端，低电平有效，只要Cr =0，立即有 QDQCQBQA =0000，与CP无关。 LD为同步预置端，低电平有效，当Cr =1，LD=0，在CP 上升沿来到时，才能将预置输入端D、C、B、A的数据送至 输出端，即QDQCQBQA =DCBA。 P、T为计数器允许控制端，高电平有效，只有当 Cr =LD=1， PT=1，在CP作用下计数器才能正常计数。当P、 T中有一个为低时，各触发器的J、K端均为0，从而使计数 器处于保持状态。P、T的区别是T影响进位输出OC，而P则 不影响OC

74Ls161功能表 输 入 输出 CPC, LD P TD C B A Q Q × × × × 0 0 × 1 × × 计数 1 × 保持 × 0 × × 保持(Oc=0)

74LS161功能表

2.四位二进制同步可异计数器74Ls193 CC a r QcB QcC LD C D 16 74LS193 B QB QA CPn CPu Qc QD

1 8 16 9 74LS193 A B VCC QB QA CPD CPU QC QD QCB QCC Cr LD C D 2. 四位二进制同步可异计数器74LS193

Cr:清0 LD:预置数控制 D、C、B、A:预置数输入 CPu:加计数脉冲输入 CPb:减计数脉冲输入 Qc进位输出 QcB:借位输出

. Cr : 清0 LD : 预置数控制 QCC :进位输出 QCB :借位输出 D、C、B、A :预置数输入 C P U : 加 计 数 脉 冲 输 入 CPD : 减计数脉冲输入

功能表: Cr LD DC a CPu CPp QD Qc QB QA 1 dddddd d0000 0 0dcbaddDCBa 0 1d dd d 加计数 0 1 dddd 1 减计数

Cr LD D C B A CPU CPD QD QC QB QA 1 d d d d d d d 0 0 0 0 0 0 D C B A d d D C B A 0 1 d d d d 1 加计数 0 1 d d d d 1 减计数 功能表 :

Qcc RcB QA B Qc QD S TR R R R △|≥1 S△≥1 ○ & & & & && & & & & Cr A CPU CPD B C D 74S193型四位二进制可逆计数器逻辑图

74LS193型四位二进制可逆计数器逻辑图 QA T R S 1 T R S 1 T R S 1 T R S QB QC QD & & & & & & & 1 & & & 1 & & 1 & & 1 1 1 1 CPU CPD Cr A B C D LD & & 1 1 QCC QCB