清华大学：《VLSI设计导论》第七章 半定制设计模式

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2021/2/21 1 第七章 半定制设计模式

§1引言 按版图设计自动化程度分 手工设计 半自动设计 全自动设计 按版图结构及制造方法分 半定制(semi- custom) 全定制( full-custom) 20212/2

2021/2/21 2 §1 引 言 • 按版图设计自动化程度分: 手工设计 半自动设计 全自动设计 • 按版图结构及制造方法分: 半定制（semi-custom） 全定制（full-custom）

§2门阵列、宏单元阵列及门海 、门阵列设计模式( gate array) 门阵列设计模式又称为母片( master slice)法。它预先设计和制造好各种规 模的母片,如1000门,3000门,5000门, 10000门.1片上除其金属连线及引 线孔以外的各层图形均是固定不变的, 且以阵列形式排列。 20212/2

2021/2/21 3 §2 门阵列、宏单元阵列及门海 一、门阵列设计模式(gate array ） 门阵列设计模式又称为母片（master slice）法。它预先设计和制造好各种规 模的母片，如1000门，3000门，5000门， 10000门……母片上除其金属连线及引 线孔以外的各层图形均是固定不变的， 且以阵列形式排列

母片结构 20212/2

2021/2/21 4 • 母片结构

基本单元 在门阵列母片中,一个基本单元是以三 对或五对管子组成,基本单元的高度, 宽度都是相等的,并按行排列。 20212/2

2021/2/21 5 • 基本单元 在门阵列母片中，一个基本单元是以三 对或五对管子组成，基本单元的高度， 宽度都是相等的，并按行排列

单元库中存放的信息: NAND3 电路图 B 逻辑图 版图:孔、引线 电路参数: 扇入,扇出 门延迟时间 20212/2

2021/2/21 6 • 单元库中存放的信息： NAND3 电路图 逻辑图 版图：孔、引线 电路参数： 扇入，扇出 门延迟时间

单元库 单元库中存有上百种不同功能的单元电路,这 些单元作为系统设计的基础,可以重复使用 它是由 Foundry提供的 门阵列的生产制造可以分为两个相对独 立的过程: 第一个过程是母片的制造,同时提供与之配套 的单元库。 第二个过程是根据用户所要实现的电路,完成 母片上电路单元的布局及单元间连线。然后对 这部分金属线及引线孔的图形进行制版、流片 20212/2

2021/2/21 7 • 单元库 单元库中存有上百种不同功能的单元电路，这 些单元作为系统设计的基础，可以重复使用。 它是由Foundry提供的。 • 门阵列的生产制造可以分为两个相对独 立的过程： 第一个过程是母片的制造，同时提供与之配套 的单元库。 第二个过程是根据用户所要实现的电路，完成 母片上电路单元的布局及单元间连线。然后对 这部分金属线及引线孔的图形进行制版、流片

门阵列的设计流程在书P74,图4.10中给出。 门阵列设计的优点: (1)事先制备母片,使设计周期缩短。 (2)母片及库单元都是事先设计好,并经 过验证。因此,正确性得到保证。 (3)门阵列模式非常规范,自动化程度高 (4)价格低,适合于小批量的ASIC设计。 20212/2

2021/2/21 8 • 门阵列的设计流程在书P74，图4.10中给出。 • 门阵列设计的优点： （1）事先制备母片，使设计周期缩短。 （2）母片及库单元都是事先设计好，并经 过验证。因此，正确性得到保证。 （3）门阵列模式非常规范，自动化程度高。 （4）价格低，适合于小批量的ASIC设计

门阵列设计的缺点: (1)芯片利用率低,70%左右 (2)不够灵活,对设计限制太多 (3)布通率不能做到100%布通,要人工 解决剩线问题。 20212/2

2021/2/21 9 • 门阵列设计的缺点： （1）芯片利用率低，70%左右。 （2）不够灵活，对设计限制太多。 （3）布通率不能做到100%布通，要人工 解决剩线问题

二、宏单元阵列模式( macro- cell array) 为了提高门阵列的芯片利用率,一种改进 的结构是去掉垂直方向的走线通道,跨越 单元行的线可以利用空闲栅来完成 VoD 空闲栅 20212/2

2021/2/21 10 二、宏单元阵列模式（macro-cell array） 为了提高门阵列的芯片利用率，一种改进 的结构是去掉垂直方向的走线通道，跨越 单元行的线可以利用空闲栅来完成