清华大学：《微型计算机技术》第二章 微处理器（2-2）IA微处理器的进化

第二章微处理器 8086微处理器 IA微处理器的进化 ■ Pentium微处理器

第二章 微处理器 ◼ 8086 微处理器 ◼ IA 微处理器的进化 ◼ Pentium 微处理器

22IA微处理器的进化 IA处理器性能的提高及采用的相关技术 从78年推出的8086到2000年推出的 Pentium4, 速度和集成度上千倍的增长 ◆微处理机的运行速度、处理能力、存储容量 是技术人员追求的目标 ◆处理器和存储器的速度间隙是影响处理及性 能的一个主要矛盾 ◆矛盾是推动技术发展的动力

2.2 IA 微处理器的进化 ---IA处理器性能的提高及采用的相关技术 ◆ 从78年推出的8086到2000年推出的Pentium4， 速度和集成度上千倍的增长 ◆ 微处理机的运行速度、处理能力、存储容量 是技术人员追求的目标 ◆ 处理器和存储器的速度间隙是影响处理及性 能的一个主要矛盾 ◆ 矛盾是推动技术发展的动力

1、预取指令队列 较快速度指令执行和较慢速度指令读取的矛盾 ◆预取指令队列——增强指令级并行性 IA微处理器的预取指令队列 处理器队列长度 (byte) 8088 8086 80286 466 80386 16 80486 32 Pentium 2×64 (2 queues

1、预取指令队列 ◼ 较快速度指令执行和较慢速度指令读取的矛盾 ◆ 预取指令队列——增强指令级并行性 处理器 队列长度 （byte） 8088 8086 80286 80386 80486 Pentium 4 6 6 16 32 2×64 (2 queues) IA微处理器的预取指令队列

2、地址流水线和 Cache技术 80386: ◆20~25 Mhz cPu可以实现零等待的存储器访 ◆交叉存储和地址流水线技术加快访问速度 16M:交叉存储70ns→>110ns;流水线->140ns ◆存储器分层和外部 Cache 256 KB SRAM存取时间<25ns ■CPU和 Cache的数据传送是通过外部总线进彳 的,外部总线又成为制约CPU

2、地址流水线和Cache技术 80386： ◆ 20~25Mhz CPU 可以实现零等待的存储器访 问 ◆ 交叉存储和地址流水线技术加快访问速度 16M:交叉存储 70ns ->110ns; 流水线->140ns ◆ 存储器分层和外部Cache 256kB SRAM 存取时间<25ns ◼ CPU和Cache的数据传送是通过外部总线进行 的，外部总线又成为制约CPU访问时间的因素

80386的地址流水线访间和交叉存储 Section 0 transfer Secion 1 transfer Section o transfer Sertion 0 transfer mwait T1 CLK A2A31 echion o Section 0 adores address ection g Section 1 Section 0 Section 0 Do-D31 ADSO Section 0 Section o addres Secton0ad●ss Section Redress Section Secion f address Secton 1 access tire (nterleaved) som0m65me一判 Section o accees出me The timing diagram af an interleaved memory system showing the access times and address signals for both sections ol memory

80386的地址流水线访问和交叉存储

2、地址流水线和 Cache技术 80486 ◆ Cache设计在CPU芯片中,内部统一 Cache结 ◆代码与数据统一存放在同一 Cache中 ◆5级流水线,1条指令CLK() 内部统 Cache结构发生 Cache的争用间题 例如:执行 MOV mem,reg

2、地址流水线和Cache技术 80486： ◆ Cache设计在CPU芯片中，内部统一Cache结 构 ◆ 代码与数据统一存放在同一Cache中 ◆ 5级流水线，1条指令/CLK （） ◼ 内部统一Cache结构发生Cache的争用问题 例如：执行MOV mem，reg

2、地址流水线和 ache技术 ◆代码与数据分离的 Cache结构 独立的8KB代码 Cache和8KB数据 Cache ◆两级 Cache( Pentium和486) 采用了二级 Cache技术,在内部 Cache不命中 时,访问CPU外部的第二级 Cache( Pentium) Cache的发展,单条流水线的指令执行速度已 经不能和指令的快速预取相匹配 指令队列加长,刷新代价增大

2、地址流水线和Cache技术 ◆ 代码与数据分离的Cache结构 独立的8KB代码Cache和8KB数据Cache ◆ 两级Cache（ Pentium 和486） 采用了二级Cache技术，在内部Cache不命中 时，访问CPU外部的第二级Cache（Pentium） ◼ Cache的发展，单条流水线的指令执行速度已 经不能和指令的快速预取相匹配 ◼ 指令队列加长，刷新代价增大

3、超标量流水线技术与指令分支预测 Pentium cpu ◆超标量流水线使得 Pent ium的整数指令 执行速度比80486提高1倍,浮点指令提 高4信 ◆ Pentium采用了指令的分支预测技术, 在预测正确的情况下,不发生时间延

3、超标量流水线技术与指令分支预测 Pentium CPU： ◆超标量流水线使得Pentium的整数指令 执行速度比80486提高1倍,浮点指令提 高4倍 ◆ Pentium采用了指令的分支预测技术， 在预测正确的情况下，不发生时间延 误

4、MM和虚拟存储器 MMU和虚拟存储机制扩大存储空间 ◆286:MMU,16MB物理、1GB虚拟 16K个段描述符描述16K个存储段,每段64KB 实模式M ◆386:MMU增加分页选择,线形物理地址转换, 4GB物理、64TB虚拟 控制寄存器CR0:PE位,实模式保护模式转换 ◆ Pentium:64GB物理空间、64TB虚拟

4、MMU和虚拟存储器 ◼ MMU和虚拟存储机制扩大存储空间 ◆ 286：MMU，16MB物理、1GB虚拟 16K个段描述符描述16K个存储段，每段64KB 实模式1M ◆ 386：MMU增加分页选择，线形—物理地址转换， 4GB物理、64TB虚拟 控制寄存器CR0：PE位，实模式—保护模式转换 ◆ Pentium：64GB物理空间、 64TB虚拟

31 5、IA处理器的 寄存器组织 ES lfS GS386-PENTIUM 15870 EAX 妞AAX BHBL BX ■寄存器字长和功能 EBⅹ BH BX ECX [cHeLex ECX EDX I DH TL. DX 的扩充支持性能提高 ESP ESI ◆字长增加到32位m DI 31 FLAGS EFLAGS FLAGS ◆系统寄存器 CRO GTRI CRI DTR CR2 PENTIUM LDTR ◆调试寄存器 CR3 CR4 DR2 R3 DDA386.PENTIUM DRD DR5 ITR5 486/PENTIUM TR4 R7 a)80x86-PENTIUI b80x86-PENTIUI 实模式寄存器组 保护模式寄存器组

5、 IA处理器的 寄存器组织 ◼ 寄存器字长和功能 的扩充支持性能提高 ◆字长增加到32位 ◆系统寄存器 ◆调试寄存器