电子科技大学：《电子设计自动化技术》课程教学资源（讲义课件）第八章 电子设计自动化技术

esTc 设计中 电子设计自动化技术 教师:李平教授(博导) Email: pliQuestc. edu.cn Te:83201794

设计中心 电子设计自动化技术 教师：李平教授（博导） Email: pli@uestc.edu.cn Tel: 83201794

esTc 设计中 电子设计自动化技术 第八章

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esTc 设计中 用VHDL语言开发FPGA的完整流程 1文本编辑:用任何文本编辑器都可以进行,也可以用专用的 HDL编辑环境。通常ⅥHDL文件保存为hd文件 2功能仿真:将文件调入HDL仿真软件进行功能仿真,检查逻辑 功能是否正确(也叫前仿真,对简单的设计可以跳过这一步, 只在布线完成以后,进行时序仿真) 3逻辑综合:将源文件调入逻辑综合软件进行综合,即把语言综 合成最简的布尔表达式。逻辑综合软件会生成edf(edf的 EDA工业标准文件。 4.布局布线:将edf文件调入PLD厂家提供的软件中进行布线, 即把设计好的逻辑安放到PLD/FPGA内。 5时序仿真:需要利用在布局布线中获得的精确参数,用仿真软 件验证电路的时序。(也叫后仿真) 6.编程下载:确认仿真无误后,将文件下载到芯片中

设计中心 用VHDL语言开发FPGA的完整流程 1.文本编辑：用任何文本编辑器都可以进行，也可以用专用的 HDL编辑环境。通常VHDL文件保存为.vhd文件 2.功能仿真：将文件调入HDL仿真软件进行功能仿真，检查逻辑 功能是否正确（也叫前仿真，对简单的设计可以跳过这一步， 只在布线完成以后，进行时序仿真） 3.逻辑综合：将源文件调入逻辑综合软件进行综合，即把语言综 合成最简的布尔表达式。逻辑综合软件会生成.edf（edif）的 EDA工业标准文件。 4.布局布线：将.edf文件调入PLD厂家提供的软件中进行布线， 即把设计好的逻辑安放到PLD/FPGA内。 5.时序仿真：需要利用在布局布线中获得的精确参数，用仿真软 件验证电路的时序。（也叫后仿真） 6.编程下载：确认仿真无误后，将文件下载到芯片中

esTc 设计中 Active-HDL Creating a Behavioral Design Functional simulation

设计中心 Active-HDL Creating a Behavioral Design Functional Simulation

functional HDE FSM BDE A options sImulation Active-HDL4. 2 optIons post-synthesis reports synthesis options simulation optIons ? 口 timing eports implementation options simulation Foundation

设计中心 Active-HDL4.2 FPGA Express Foundation

esTc 设计中 Creating a Behavioral Design This section will show the following operations: How to use New Design Wizard to create new design How to use new source file wizard to create source files How to create your own VHDL code Basic operations in Design Browser Basic operations with Language assistant

设计中心 Creating a Behavioral Design • This section will show the following operations: – How to use New Design Wizard to create new design – How to use New Source File Wizard to create source files – How to create your own VHDL code – Basic operations in Design Browser – Basic operations with Language Assistant

esTc 设计中 使用 Active-HDL42编写代码、仿真验证 From the desktop shortcut or the windows start menu, start Active-HDL4. 2 点击下面的按钮,即刻上阵 一量一量一量一量 Active-hIL 4.2

设计中心 使用Active-HDL4.2编写代码、仿真验证 From the desktop shortcut or the windows start menu, start Active-HDL4.2 点击下面的按钮，即刻上阵……

esTc 设计中 Select VHDL Design Entry option License confi guration Choose one of the following features that you want to checkout and click[ext》] VHDL Desi gn Entry JUS】 mull atom VHDL Design Entr lamas vHDL Standard/Update Do not display this di alot Back Next> Cancel

设计中心 • Select VHDL Design Entry option

esTc 设计中 Select Create new design option Getting Started X C Open existing desi glc More desi gns adder e: \my hdldesign\logic a Create new desi gni 厂 Always open1 ast desi Cancel

设计中心 • Select Create new design option

esTc 设计中 Select Create an empty design option New Design Wizard How would you like to create design C Add existing resource files C Import a design from Active-CA o Create an empty designi 区上步[一步〗取消

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