合肥工业大学：《EDA技术与应用》精品课程教学资源（PPT课件讲稿）第9章 设计优化 第1节 设计方法

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本节内容 可编程逻辑设计的基本原则 二.可编程逻辑设计常用设计思想和技巧 三. Altera公司推荐的编码风格 四.面积优化 五.速度优化

本节内容 一． 可编程逻辑设计的基本原则 二． 可编程逻辑设计常用设计思想和技巧 三． Altera公司推荐的编码风格 四． 面积优化 五． 速度优化

可编程逻辑设计的基本原则 1.面积和速度的平衡与互换原则 2.硬件原则 3.系统原则 4.同步设计原则 5.避免使锁存器( LATCH) 6. Peter关于成功设计的十大原则

可编程逻辑设计的基本原则 1. 面积和速度的平衡与互换原则 2. 硬件原则 3. 系统原则 4. 同步设计原则 5. 避免使锁存器（LATCH） 6. Peter关于成功设计的十大原则

面积和速度:含义 面积: 1.含义:设计所消耗的 PGACPLD的逻辑资源数量 2.衡量指标:触发器数(FF),查找表数(LUT),宏单元数 (MC),逻辑门数(GATE),逻辑单元数(LE) 速度 1.含义:设计在芯片上稳定运行所达到的最高频率 2.影响最高频率的因子 PAD to PAd Time ☆ Clock Setup Time Clock Hold time ☆ Clock to Output Delay

面积和速度：含义 ❖ 面积： 1. 含义：设计所消耗的FPGA/CPLD的逻辑资源数量 2. 衡量指标：触发器数(FF)，查找表数(LUT)，宏单元数 (MC)，逻辑门数(GATE)，逻辑单元数（LE） ❖ 速度 1. 含义：设计在芯片上稳定运行所达到的最高频率 2. 影响最高频率的因子： ❖ PAD to PAD Time ❖ Clock Setup Time ❖ Clock Hold Time ❖ Clock to Output Delay

建立时间(T setup time 保持时间(T hold time Inputs Combinatorial Output L。gic Clock Th D /: Clock 返回

建立时间(Tsetup time) & 保持时间(Thold time) 返回

时钟的最小周期定乂(Xinx模型) LOGIC SETUP CLK CDI CLK CKO LOGIC NET SETUP CLK SKEW

时钟的最小周期定义（Xilinx模型） TCLK=TCKO+TLOGIC+TNET+TSETUP-TCLK_SKEW

时钟的最小周期定乂(Xinx模型) TCLK=TCKO+T LoGIc+TNETT SETUP CLK SKEW CLK 最小时钟周期 CKO 时钟输出时间 LOGIC 同步元件之间的组合逻辑时间 NET 网线延时 SETUP 同步元件的建立时间 TC:时钟信号延时的差别 CLK SKEW CD2 CD1 LOGIC CLK

时钟的最小周期定义（Xilinx模型） TCLK=TCKO+TLOGIC+TNET+TSETUP-TCLK_SKEW TCLK: 最小时钟周期 TCKO： 时钟输出时间 TLOGIC： 同步元件之间的组合逻辑时间 TNET： 网线延时 TSETUP： 同步元件的建立时间 TCLK_SKEW： 时钟信号延时的差别 TCLK_SKEW=TCD2-TCD1

时钟的最小周期定义( Altera模型) tco 3 tsu Clock Period Clock Period- Clk-to-out Data Delay Setup Time -Clk Skew 即 Tclk TcO + B tsu -(E-C) Fmax 1/Tclk

时钟的最小周期定义（Altera模型）

面积和速度:含义 一个设计的速度和面积往往是一个落国围,是可变的 如何改交设计的速度和面积: 1.修改代码,采用不同的代码结构 2.在EDA软件中对设计的目标码进行编译控制 3.选择不同的器件 设计的目标不是: 占用最小的面积 2.达到最快的速度 设计的目标历是: 在满足项目功能和性能指标要求的情况下达到面积和速度均衡

面积和速度：含义 ❖ 一个设计的速度和面积往往是一个范围，是可变的 ❖ 如何改变设计的速度和面积： 1. 修改代码，采用 不同的 代码结构 2. 在EDA软件中 对设计的目标码 进行 编译控制 3. 选择 不同的器件 ❖ 设计的目标不是： 1. 占用 最小的面积 2. 达到 最快的速度 ❖ 设计的目标而是： 在 满足项目功能和性能指标要求 的情况下 达到面积和速度均衡

硬件原则 1.差异: 不能用编写软件语言(C,C++,JAVA)的逻辑来 编写ⅥHDL代码 2.过程: 必须对实现的硬件电路“成竹在胸”,然后再 用HDL代码实现之 3.行初并行 必须深刻理解之 4.基本语句电路: 对基本, SWITCH,CASE,FOR等语句生 成的电路应完全掌握

硬件原则 1. 差异： 不能用编写软件语言（C,C++,JAVA）的逻辑来 编写VHDL代码 2. 过程： 必须对实现的硬件电路“成竹在胸”，然后再 用HDL代码实现之 3. 串行和并行： 必须深刻理解之 4. 基本语句电路： 对基本IF,SWITCH,CASE,FOR等语句生 成的电路应完全掌握