西华大学：《微机原理与应用》课程教学资源（课件讲稿）第10章 并行接口芯片8255 10.1 可编程并行接口芯片8255A（结构）10.2 方式选择 10.3 方式0 10.4 方式1

第10章并行接口芯片8255 ■引言 CPU与外设之间的信息传送都是通过接口电路来 进行的 计算机←外部设备、计算机←计算机之间交 换信息称之为计算机通信,计算机通信可分为两大类 并行通信:8位或16位或32位数据同时传输, 速度快,信息率高,成本高 串行通信:一位一位数据传送(在一条线上顺 序传送),成本低 实现并行通信的接口就是并行接口

第10章 并行接口芯片8255 引言 CPU与外设之间的信息传送都是通过接口电路来 进行的。 计算机 外部设备、计算机 计算机之间交 换信息称之为计算机通信,计算机通信可分为两大类： 并行通信：8位或16位或32位数据同时传输， 速度快，信息率高，成本高 串行通信：一位一位数据传送(在一条线上顺 序传送)，成本低 实现并行通信的接口就是并行接口

10.1可编程并行接口芯片8255A(结构) ■8255A是可编程的,可通过软件来设置芯片的工作 方式。连接外部设备时,通常不需要附加外部电路 ■8255A6内部结构(见P304图10-1) 由以下几部分组成:

10.1 可编程并行接口芯片8255A(结构) 8 2 5 5 A是可编程的，可通过软件来设置芯片的工作 方式。连接外部设备时，通常不需要附加外部电路 。 8255A的内部结构(见P304图10-1) 由以下几部分组成：

10.1可编程并行接口芯片8255A(结构) ■1.有三个8位数据端口,即端口A、B、C,可用软件使 它们分作输入端口或输出端口 (1)端口A一个8位数据输入锁存器 个8位数据输出锁存器/缓冲器 (2)端口B 个8位数据输入缓冲器 个8位数据输出锁存器/缓冲器 (3)端口C一个8位数据输入缓冲器 个8位数据输出锁存器/缓冲器 A口和B口可作为独立的输入端口或输出端口,而 C口则常被分成两个4位端口,以配合A口和B口的工作, 输入状态信号和输出控制信号

10.1 可编程并行接口芯片8255A(结构) 1.有三个8位数据端口,即端口A 、 B 、 C,可用软件使 它们分作输入端口或输出端口。 （1）端口A 一个8位数据输入锁存器 一个8位数据输出锁存器/缓冲器 （2）端口B 一个8位数据输入缓冲器 一个8位数据输出锁存器/缓冲器 （3）端口C 一个8位数据输入缓冲器 一个8位数据输出锁存器/缓冲器 A口和B口可作为独立的输入端口或输出端口,而 C口则常被分成两个4位端口,以配合A口和B口的工作, 输入状态信号和输出控制信号

10.1可编程并行接口芯片8255A(结构) ■8255内部结构 A组,PAP A口 VO A 控制 PCPC A 数据 C 总线 缓冲嚣 内部 s pO B组 总线 C口 /O RD—0 WR→0读写 B组 A 控制 控制 PBPB A 逻辑 B组 RESET B CS 图1 255A的内部结构

10.1 可编程并行接口芯片8255A(结构) 8255内部结构 图10 - 1 8255 A的内部结构 o o o D 7~D 0 RD WR A1 A 0 RESET CS PA 7~PA 0 I/O PC 7~PC 4 I/O PC 3~PC 0 I/O PB 7~PB 0 I/O 数据 总线 缓冲嚣 读写 控制 逻辑 A 组 控制 B 组 控制 内部 总线 A 组 A 口 A 组 C 口 B 组 B 口 B 组 C 口

10.1可编程并行接口芯片8255A(结构) ■2、A组和B组控制电路 这两组控制电路一方面接收芯片内部总线上的 控制字,另一方面接收来自读/写控制逻辑电路的读/ 写命令,以决定两组端口的工作方式和读/写操作 A组控制电路控制端口A和端口C的高4位(PC7~PC4) B组控制电路控制端口B和端口C的低4位PC3~PC0

10.1 可编程并行接口芯片8255A(结构) 2、A组和B组控制电路 这两组控制电路一方面接收芯片内部总线上的 控制字,另一方面接收来自读/写控制逻辑电路的读/ 写命令,以决定两组端口的工作方式和读/写操作。 A组控制电路控制端口A和端口C的高4位(PC7～PC4) B组控制电路控制端口B和端口C的低4位(PC3～PC0)

10.1可编程并行接口芯片8255A(结构) PAPA A组 A口 1/O A组 控制 PCPC A组 VO 数据 C口N 总线 缓冲嚣 内部 PC PC B组 总线 KI/ C口L RD WR→0读写 B组 A 控制 控制 PBPB 逻辑 B组 KH>I/O B口 RESET 图10-18255A的内部结构

10.1 可编程并行接口芯片8255A(结构) o o o D 7~D 0 RD WR A1 A 0 RESET CS 数据 总线 缓冲嚣 读写 控制 逻辑 A 组 控制 B 组 控制 A 组 A 口 A 组 C 口 B 组 C 口 B 组 B 口 PA 7~PA 0 I/O PC 7~PC 4 I/O 内部 PC 3~PC 0 总线 I/O PB 7~PB 0 I/O 图10-1 8255A的内部结构

10.1可编程并行接口芯片8255A(结构) ■2、A组和B组控制电路 这两组控制电路一方面接收芯片内部总线上的 控制字,另一方面接收来自读/写控制逻辑电路的读/ 写命令,以决定两组端口的工作方式和读/写操作 A组控制电路控制端口A和端口C的高4位(PC7~PC4) B组控制电路控制端口B和端口C的低4位PC3~PC0

10.1 可编程并行接口芯片8255A(结构) 2、A组和B组控制电路 这两组控制电路一方面接收芯片内部总线上的 控制字,另一方面接收来自读/写控制逻辑电路的读/ 写命令,以决定两组端口的工作方式和读/写操作。 A组控制电路控制端口A和端口C的高4位(PC7～PC4) B组控制电路控制端口B和端口C的低4位(PC3～PC0)

10.1可编程并行接口芯片8255A(结构) ■3.数据总线缓冲器 是一个双向三态的8位数据缓冲器,它是8255A与 系统总线的连接接口,输入输出的数据,CPU发给 8255A的控制字及外设的状态信息都是通过缓冲器传 送的。 ■4.读/写控制逻辑 负责管理8255A的数据传送过程,它接收CS、A1 A0和控制信号RD、WR、 RESET,将这些信号进行组合, 得到对A组控制和B组控制的控制命令,以完成对数据 状态信息及控制信息的传输

10.1 可编程并行接口芯片8255A(结构) 3．数据总线缓冲器 是一个双向三态的8位数据缓冲器,它是8255A与 系统总线的连接接口,输入输出的数据, C P U发给 8255A的控制字及外设的状态信息都是通过缓冲器传 送的。 4．读/写控制逻辑 负责管理8255A的数据传送过程,它接收C S 、 A 1 、 A0 和 控 制 信 号 RD、WR、RESET,将这些信号进行组合, 得到对A组控制和B组控制的控制命令,以完成对数据 、 状态信息及控制信息的传输

10.1可编程并行接口芯片8255A(结构) ■数据缓冲和读写控制逻辑 A组 PATPAO A口 /O A组 控制 PCPC A组KIO 数据 C口 D→D 总线 缓冲嚣 内部 PCaPC B组 总线 C口 I>IO RD WR→d读写 B组 A 控制 控制 PB, PB 逻辑 B组 RESET BAA> IO CS 图10-18255A的内部结构

10.1 可编程并行接口芯片8255A(结构) 数据缓冲和读写控制逻辑 o o o D 7~D 0 RD WR A1 A 0 RESET CS 数据 总线 缓冲嚣 读写 控制 逻辑 A 组 控制 B 组 控制 A 组 A 口 A 组 C 口 B 组 C 口 B 组 B 口 PA 7~PA 0 I/O PC 7~PC 4 I/O 内部 PC 3~PC 0 总线 I/O PB 7~PB 0 I/O 图10-1 8255A的内部结构

8255A的引脚信号 PAP A口 RD PB-PB WR 8255A B口 CS PCPO A C口 RESET 图0X8255A的引脚信号

8255A的引脚信号 8255A CS WR RD PA 7~PA 0 D 7~D 0 A 口 PB 7~PB 0 B 口 A PC 7~PC 0 1 A 0 C 口 RESET 图10-X 8255A的引脚信号