四川工商学院：《EDA技术与SOPC基础》课程教学课件（PPT讲稿）第9章 verilog项目6_秒表电路设计

《EDA技术与SOPC基础》第9讲秒表电路设计明德博学求实创新

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《EDA技术与SOPC基础》知识回顾分频器电路设计明德博学求实创新

明德 博学 求实 创新 《EDA技术与SOPC基础》 知识回顾  分频器电路设计

《EDA技术与SOPC基础》本讲知识点掌握层次化系统设计方法元件例化语句模块化设计明德博学求实创新

明德 博学 求实 创新 《EDA技术与SOPC基础》 本讲知识点  掌握层次化系统设计方法  元件例化语句  模块化设计

《EDA技术与SOPC基础》设计任务采用Verilog HDL语言，设计简易秒表电路，在数码管上显示结果。明德博学求实创新

明德 博学 求实 创新 《EDA技术与SOPC基础》 一、设计任务 采用Verilog HDL语言，设计简 易秒表电路，在数码管上显示结 果

《EDA技术与SOPC基础》二天设计原理采用计数器原理，如果计数器时钟信号是1Hz（基准单位周期为1S），那么计数结果即可表示0～59秒，然后采用数码管动态扫描进行译码显示。c1k_50MHz分频数码管计时1Hz显示0-59设计方案明德博学求实创新

明德 博学 求实 创新 《EDA技术与SOPC基础》 二、设计原理 采用计数器原理，如果计数器时钟信号是1Hz（基准单位 周期为1S），那么计数结果即可表示0~59秒，然后采用数码 管动态扫描进行译码显示。 设计方案

《EDA技术与SOPC基础》三、实现过程分频器模块计数器模块动态扫描显示模块顶层设计（原理图或文本）明德博学求实创新

明德 博学 求实 创新 《EDA技术与SOPC基础》 三、实现过程 ◆计数器模块 ◆动态扫描显示模块 ◆顶层设计（原理图或文本） ◆分频器模块

《EDA技术与SOPC基础》1.分频器模块根据系统功能需求，此分频器模块需要实现两个信号分频1HZ的标准秒信号提供基准时钟，另一个是用输出，一个是于数码管动态显示的扫描信号，频率为1KHZ。明德博学求实创新

明德 博学 求实 创新 《EDA技术与SOPC基础》 1.分频器模块 根据系统功能需求，此分频器模块需要实现两个信号分频 输出，一个是1Hz的标准秒信号提供基准时钟，另一个是用 于数码管动态显示的扫描信号，频率为1KHz。 R = 50MHz 1Hz

《EDA技术与SOPC基础》【例3-14】分频器设计modulefenpin(CLK50M,CLK1Hz,CLK1KHz);input CLK_50M;//输入时钟信号50MHzoutput CLK_1Hz;//分频输出信号1Hzoutput CLK_1KHz;clk1,clk1kreg//中间变量clk1[24:0] counter1;reg[14:0] counter2;regalways@(posedgeCLK_50M)输入时钟上升沿beginif (counter1==25000000)/如果计数器等于分频比一半begincounter1<=0;//分频计数器清0clk1<= ~ clk1;//clk1hz进行翻转endelsecounter1<=counter1+1//计数器累加end博学求实明德创新

明德 博学 求实 创新 《EDA技术与SOPC基础》 •【例3-14】分频器设计 • module fenpin(CLK_50M,CLK_1Hz,CLK_1KHz); • input CLK_50M; //输入时钟信号50MHz • output CLK_1Hz; //分频输出信号1Hz • output CLK_1KHz; • reg clk1,clk1k; //中间变量clk1 • reg [24:0] counter1; • reg [14:0] counter2; • always @ (posedge CLK_50M ) // 输入时钟上升沿 • begin • if (counter1==25000000) //如果计数器等于分频比一半 • begin • counter1<=0; //分频计数器清0 • clk1<= ~ clk1; //clk1hz进行翻转 • end • else counter1<=counter1+1; //计数器累加 • end

《EDA技术与SOPC基础》always@(posedgeCLK50M）//输入时钟上升沿beginif(counter225000)//如果计数器等于分频比一半begincounter2<=0//分频计数器清0clklk<=~clklk//clk1khz进行翻转endelsecounter2<-counter2+1//计数器累加endassign CLK_1Hz=clkl;//将中间结果向端口输出assign CLK 1KHz-clklkendmodule12.8us15.36us17.92us20.48usNameoutCLK_1HzOUCLK1KHzCLK_50M明德博学求实创新

明德 博学 求实 创新 《EDA技术与SOPC基础》 always @ (posedge CLK_50M ) // 输入时钟上升沿 begin if (counter2==25000) //如果计数器等于分频比一半 begin counter2<=0; //分频计数器清0 clk1k<= ~ clk1k; //clk1khz进行翻转 end else counter2<=counter2+1; //计数器累加 end assign CLK_1Hz=clk1; //将中间结果向端口输出 assign CLK_1KHz=clk1k; endmodule

《EDA技术与SOPC基础》2.计数器模块该模块功能主要是实现0-59的计数，并将计数结果的个位和十位分别输出。明德博学求实创新

明德 博学 求实 创新 《EDA技术与SOPC基础》 2.计数器模块 该模块功能主要是实现0-59的计数，并将计数结果的个位 和十位分别输出。 R = 50MHz 1Hz