中国水利水电出版社：21世纪高等院校规划教材《DSP原理及应用》课程电子教案（PPT课件讲稿）第8章 TMS320C54x片内外设及应用实例

第8章TMS320c54X片内外设及应用实例 8.1定时器 82时钟发生器 8.3定时器/计数器编程举例 8.4多通道缓冲串口( McBSP) 8.5多通道缓冲串口应用实例 8.6主机接口(HP) 8.7外部总线操作

第8章 TMS320C54x片内外设及应用实例 ◼ 8.1 定时器 ◼ 8.2 时钟发生器 ◼ 8.3 定时器/计数器编程举例 ◼ 8.4 多通道缓冲串口（McBSP） ◼ 8.5 多通道缓冲串口应用实例 ◼ 8.6 主机接口（HPI） ◼ 8.7 外部总线操作

81定时器 定时器的组成框图如图8-1所示。它有3个存储器 映象寄存器:TM、PRD和TcR。这3个寄存器在 数据存储器中的地址及其说明如表8-1所示。定时 器控制寄存器(TcR)位结构如图82所示,各控 制位和状态位的功能如表82所示。 返回首页

8.1 定时器 ◼ 定时器的组成框图如图8-1所示。它有3个存储器 映象寄存器：TIM、PRD和TCR。这3个寄存器在 数据存储器中的地址及其说明如表8-1所示。定时 器控制寄存器（TCR）位结构如图8-2所示，各控 制位和状态位的功能如表8-2所示。 返回首页

SRE TRB PRD TDDR CPU clock TIM PSC TSS Borrow Borrow D TINT D TOUT 图8-1定时器组成框图

图8-1 定时器组成框图

表8-1定时器的三个寄存器 Timer0 Timer 1 地址 地址 寄存器 说明 0024H 0030H TIM 定时器寄存器,每计数一次自动减 定时器周期寄存器,当TM减为0 0025H 0031H PRD 后,CPU自动将PRD的值装入TIM 0026H 0032H TCR 定时器控制寄存器,包含定时器的 控制和状态位

表8-1 定时器的三个寄存器 Timer0 地址 Timer1 地址 寄存器 说明 0024H 0030H TIM 定时器寄存器，每计数一次自动减 1 0025H 0031H PRD 定时器周期寄存器，当TIM减为0 后，CPU自动将PRD的值装入TIM 0026H 0032H TCR 定时器控制寄存器，包含定时器的 控制和状态位

15~1211 保留 SO oft ee PSC TRB TSS TDDR 图8-2TCR位结构图

15～12 11 10 9～6 5 4 3～0 保留 soft free PSC TRB TSS TDDR 图8-2 TCR位结构图

表8-2定时器控制寄存器(TCR)的功能 位 名称复位值 功能 15~12保留 保留,读成0 Soft和Fre结合起来使用,以决定在程序调试中遇到断点时定时器的 工作状态 FreeSoft定时器状态 0定时器立即停止工作 0 1当计数器减到0时停止工作 x定时器继续运行 定时器预定标计数器,这是一个减1计数器,当PSC减到0后,CPU 9~6 PSC 自动将TDDR装入PSC,然后TM开始减1 定时器重新加载位,用于复位片内定时器。当TRB置1时,以PRD 5 TRB 中的数加载TM,以TDDR位域中的数加载到FSC。TRB总是读成0 定时器停止状态位,向TSS写入1停止定时器,向TSS写入0启动定 时器 3-0|TDDR00定时器预定标分频系数。按此分频系数对LKUT进行分频,以改变 定时周期。当PSC减到0后,CPU自动将TDDR装入PSC 返回本

表8-2 定时器控制寄存器（TCR）的功能 返回本节

82时钟发生器 8.21硬件配置PLL 8.22软件可编程PLL 返回首页

8.2 时钟发生器 ◼ 8.2.1 硬件配置PLL ◼ 8.2.2 软件可编程PLL 返回首页

821硬件配置PLL 用于c541、C542、c543、c545和c546芯片。 所谓硬件配置PLL,就是通过c54x的3个引脚 CLKMD1、 CLKMD2和 CLKMD3的状态,选定时钟方式,如表8-3所 示。由表83可见,不用PLL时,CPU的时钟频率等于晶 体振荡器频率或外部时钟频率的一半;若用PLL,cPU的 时钟频率等于晶体振荡器频率或外部时钟频率乘以系数N (PLL×N),使用PLL可以使用比cPU时钟低的外部时 钟信号,以减少高速开关时钟所造成的高频噪声

8.2.1 硬件配置PLL ◼ 用于C541、C542、C543、C545和C546芯片。 ◼ 所谓硬件配置PLL，就是通过C54x的3个引脚CLKMD1、 CLKMD2和CLKMD3的状态，选定时钟方式，如表8-3所 示。由表8-3可见，不用PLL时，CPU的时钟频率等于晶 体振荡器频率或外部时钟频率的一半；若用PLL，CPU的 时钟频率等于晶体振荡器频率或外部时钟频率乘以系数N （PLLN），使用PLL可以使用比CPU时钟低的外部时 钟信号，以减少高速开关时钟所造成的高频噪声

表83时钟方式的配置 引脚状态 时钟方式 CLKMD1 CLKMD2 CLKMD3 选择方案 选择方案2 0 外部时钟源,PIL×3 外部时钟源,PLL×5 外部时钟源,PLL×2 外部时钟源,PLL×4 0 0 内部振荡器,PLL×3 内部振荡器,PLL×5 外部时钟源,PLL×15 外部时钟源,PLL×45 0 外部时钟源,频率除以2外部时钟源,频率除以2 内部振荡器,频率除以2内部振荡器,频率除以2 0 外部时钟源,PLLX1 外部时钟源,PL×1 停止方式 停止方式 返回本

表8-3 时钟方式的配置 返回本节

822软件可编程PLL 软件可编程PL具有高度的灵活性,其时钟定标器提供各 种时钟乘法器系数,并能直接接通和关断PLL。PLL的锁 定定时器可以用于延迟转换PLL的时钟方式,直到锁定为 止。通过软件编程,可以选用以下两种时钟方式(如表8 4~8-6、图8-3所示)。 PLL方式,其比例系数共31种。靠锁相环电路完成。 分频(DV)方式,其比例系数为12和14,在此方式下, 片内PLL电路不工作以降低功耗

8.2.2 软件可编程PLL ◼ 软件可编程PLL具有高度的灵活性，其时钟定标器提供各 种时钟乘法器系数，并能直接接通和关断PLL。PLL的锁 定定时器可以用于延迟转换PLL的时钟方式，直到锁定为 止。通过软件编程，可以选用以下两种时钟方式（如表8- 4 ~ 8-6、图8-3所示）。 ◼ PLL方式，其比例系数共31种。靠锁相环电路完成。 ◼ 分频（DIV）方式，其比例系数为1/2和1/4，在此方式下， 片内PLL电路不工作以降低功耗